專利名稱：精確延遲率控制的線路驅(qū)動電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種線路驅(qū)動電路，特別是涉及一種可精確控制輸出信號的延遲率或波形的線路驅(qū)動電路。
背景技術(shù)：
隨著計算機網(wǎng)絡(luò)以及數(shù)據(jù)通訊需求的增加，數(shù)據(jù)的傳輸技術(shù)在通訊系統(tǒng)、信號處理以及超大規(guī)模集成電路(VLSI)技術(shù)的幫助下已有重大的進(jìn)展。超大規(guī)模集成電路的出現(xiàn)允許更多的數(shù)字處理系統(tǒng)以及模擬前端組件可被整合于單一芯片中，使得價格更具競爭力。由于模擬前端組件被整合于數(shù)字電路中，所以也必須采用較低的供應(yīng)電壓源，以適應(yīng)超大規(guī)模集成電路技術(shù)在實體尺寸上的縮小。隨著供應(yīng)電壓源的降低，要同時滿足模擬電路的操作速度、信號擺幅以及線性度(linearity)等具有沖突性的問題變成相當(dāng)困難。
一般的通訊系統(tǒng)是藉由一收發(fā)器(transceiver)來進(jìn)行數(shù)據(jù)的傳輸，收發(fā)器中包含一線路驅(qū)動電路(line driver)，用來將輸出信號傳送至包含電容性以及電阻性的不同阻抗的負(fù)載上，同時線路驅(qū)動電路也要維持高線性度的傳輸。因此，線路驅(qū)動電路需具備適應(yīng)各式阻抗負(fù)載的驅(qū)動能力，并且盡量地降低階波失真。再者，線路驅(qū)動電路必須確保輸出信號的軌對軌(rail-to-rail)共模范圍以及輸出擺幅都在一個可接受的動態(tài)范圍之間。為適應(yīng)線路驅(qū)動電路的輸出信號對于軌對軌輸出擺幅以及高輸出電流對靜電流(quiescent current)比的需求，線路驅(qū)動電路通常會使用互補的AB類輸出級，常見的AB類輸出級使用二互補且頭尾(head-to-tail)連接的晶體管，在輸出晶體管的柵極電壓之間導(dǎo)引出一電平移動。另一個可望改善線路驅(qū)動電路特性的方法是調(diào)整靜電流，使速度與功率能達(dá)到最佳的平衡，而又不需重新設(shè)計部分的電路，例如利用由輸出信號轉(zhuǎn)換的時序信息來檢測信號交越并且相對應(yīng)的補償靜電流。
由上述可知，收發(fā)器藉由線路驅(qū)動電路將信號輸出到傳輸在線，因此收發(fā)器對于線路驅(qū)動電路的輸出信號的延遲率(slew rate)、上升時間、下降時間都會有一定的限制。由于線路驅(qū)動電路允許的負(fù)載范圍很大，一般如果不作延遲率控制，往往在未知負(fù)載的情況下，再加上操作、供電、溫度的變化，輸出信號幾乎是不太可能符合要求的規(guī)格。另一方面，雖然延遲率控制的方法在大部分的線路驅(qū)動電路都會用到，但大部分的線路驅(qū)動電路最大的缺點就是電路太復(fù)雜了，或是雖有改善但延遲率仍然無法控制的相當(dāng)精確，而且有些方法需要匹配的電流，所以輸出信號的變化也會較大。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種電路結(jié)構(gòu)簡單并且可精確控制輸出信號的線路驅(qū)動電路，以解決上述問題。
本發(fā)明的較佳實施例中提供一種精確延遲率控制的線路驅(qū)動電路，其包含一延遲率控制電路，用來控制延遲率；一第一驅(qū)動電路，用來驅(qū)動輸出信號；以及一第二驅(qū)動電路，用來設(shè)定轉(zhuǎn)態(tài)斜率。
該延遲率控制電路包含一第一運算放大器，其包含一正輸入端，一負(fù)輸入端，以及一輸出端；以及一第二運算放大器，其包含一正輸入端連接該第一運算放大器的正輸入端，一負(fù)輸入端連接該第一運算放大器的負(fù)輸入端，以及一輸出端。
該第一驅(qū)動電路包含一第一電流源，其包含一第一端連接一電壓源，一第二端連接該第一運算放大器的正輸入端，以及一控制端經(jīng)由一第一切換器連接該第一運算放大器的輸出端或該電壓源；一第二電流源，其包含一第一端連接該第二運算放大器的正輸入端，一第二端連接一接地端，以及一控制端經(jīng)由一第二切換器連接該第二運算放大器的輸出端或該接地端。
該第二驅(qū)動電路包含一電容，其包含一第一端連接該第一運算放大器的負(fù)輸入端，以及一第二端連接該接地端；一第三電流源，其包含一第一端連接該電壓源，一第二端連接該電容的第一端，以及一控制端經(jīng)由一第三切換器連接一第一偏壓信號源或該電壓源；以及一第四電流源，其包含一第一端連接該電容的第一端，一第二端連接該接地端，以及一控制端經(jīng)由一第四切換器連接一第二偏壓信號源或該接地端。


圖1為本發(fā)明線路驅(qū)動電路的方塊圖；
圖2為本發(fā)明線路驅(qū)動電路的電路圖；圖3為本發(fā)明線路驅(qū)動電路的仿真數(shù)據(jù)的示意圖；和圖4為圖1中偏壓信號源的產(chǎn)生電路的示意圖。
附圖符號說明10線路驅(qū)動電路12第一驅(qū)動電路14延遲率控制電路 16第二驅(qū)動電路24第一PMOS晶體管 26第一NMOS晶體管36第一運算放大器 38第二運算放大器40第一電容42第一電阻44第二電阻46第二電容48電容50第二PMOS晶體管52第二NMOS晶體管S1第一開關(guān)S2第二開關(guān)S3第三開關(guān)S4第四開關(guān)S5第五開關(guān)S6第六開關(guān)S7第七開關(guān)S8第八開關(guān)具體實施方式
請參考圖1，圖1為本發(fā)明線路驅(qū)動電路10的方塊圖。線路驅(qū)動電路10包含三部分，分別為一第一驅(qū)動電路12、一延遲率控制電路14以及一第二驅(qū)動電路16。線路驅(qū)動電路10的輸出端(OUT)連接一未知的負(fù)載(圖未示)，會干擾線路驅(qū)動電路10的輸出信號20，除此之外，溫度的變化以及電壓源的不穩(wěn)定也都會對輸出信號20造成干擾。為了使線路驅(qū)動電路10的輸出信號20符合一預(yù)定的規(guī)格，而不受各種干擾的影響，首先依據(jù)該預(yù)定的規(guī)格來設(shè)計第二驅(qū)動電路16，第二驅(qū)動電路16連接一第一偏壓信號源(PBIAS)以及一第二偏壓信號源(NBIAS)，其中第一偏壓信號來自一偏壓PMOS晶體管，第二偏壓信號來自一偏壓NMOS晶體管，二個偏壓源皆為正，此部分將在圖4作進(jìn)一步說明。第二驅(qū)動電路16依據(jù)二偏壓信號產(chǎn)生輸出信號18，藉由設(shè)定第二驅(qū)動電路16的組件值可調(diào)整輸出信號18的轉(zhuǎn)態(tài)斜率；再者，第一驅(qū)動電路12的輸出信號20即為線路驅(qū)動電路10的輸出信號20，由于第一驅(qū)動電路12以及延遲率控制電路14連接為一負(fù)回授回路，第一驅(qū)動電路12的輸出信號20會被傳回延遲率控制電路14，延遲率控制電路14可實時地比較第一驅(qū)動電路12的輸出信號20以及第二驅(qū)動電路16的輸出信號18，并輸出控制信號22至第一驅(qū)動電路12，強制第一驅(qū)動電路12的輸出信號20的轉(zhuǎn)態(tài)斜率與第二驅(qū)動電路16的輸出信號18的轉(zhuǎn)態(tài)斜率相同。因此，不論線路驅(qū)動電路10的輸出端連接的負(fù)載為何，第一驅(qū)動電路12的輸出信號20都會跟隨第二驅(qū)動電路16的輸出信號18，使線路驅(qū)動電路10的輸出信號20符合該預(yù)定的規(guī)格。
請參考圖2，圖2為本發(fā)明線路驅(qū)動電路10的電路圖。對照圖1與圖2，其中，第一驅(qū)動電路12包含一第一PMOS晶體管24、一第一NMOS晶體管26、第一開關(guān)S1、第二開關(guān)S2、第三開關(guān)S3以及第四開關(guān)S4；延遲率控制電路14包含一第一運算放大器36、一第二運算放大器38、一第一電容40、一第一電阻42、一第二電容46以及一第二電阻44；第二驅(qū)動電路16包含一電容48、一第二PMOS晶體管50、一第二NMOS晶體管52、一第五開關(guān)S5、一第六開關(guān)S6、一第七開關(guān)S7以及第八開關(guān)S8。第一PMOS晶體管24的源極連接一電壓源(Vdd)，漏極連接第一運算放大器36的正輸入端，柵極可經(jīng)由第一開關(guān)連S1接至第一運算放大器36的輸出端，或經(jīng)由第二開關(guān)S2連接電壓源。第一NMOS晶體管26的漏極連接第二運算放大器38的正輸入端，源極連接一接地端，柵極可經(jīng)由第三開關(guān)S3連接接地端，或經(jīng)由第四開關(guān)S4連接第二運算放大器38的輸出端。第一電容40以及第一電阻42串聯(lián)，連接于第一運算放大器36的正輸入端以及輸出端之間，作為第一運算放大器36的頻率補償。第二電容46以及第二電阻44串聯(lián)，連接于第二運算放大器38的正輸入端以及輸出端之間，作為第二運算放大器38的頻率補償。第一運算放大器36的正輸入端與第二運算放大器38的正輸入端相連接，第一運算放大器36的負(fù)輸入端與第二運算放大器38的負(fù)輸入端相連接。電容48的第一端連接第一運算放大器36的負(fù)輸入端，第二端連接接地端。第二PMOS晶體管50的源極連接電壓源，漏極連接電容48的第一端，柵極可經(jīng)由第五開關(guān)S5連接第一偏壓信號源，或經(jīng)由第六開關(guān)S6連接電壓源。第二NMOS晶體管52的漏極連接電容48的第一端，源極連接接地端，柵極可經(jīng)由第七開關(guān)S7連接接地端，或經(jīng)由第八開關(guān)S8連接第二偏壓信號源。
線路驅(qū)動電路10藉由切換第一至第八開關(guān)來產(chǎn)生回路，以驅(qū)動輸出信號，其中奇數(shù)編號的開關(guān)(第一、三、五、七開關(guān))為同步，偶數(shù)編號的開關(guān)(第二、四、六、八開關(guān))為同步，而奇數(shù)編號的開關(guān)與偶數(shù)編號的開關(guān)則為反向。當(dāng)開啟奇數(shù)編號的開關(guān)，關(guān)閉偶數(shù)編號的開關(guān)時，第一運算放大器36的負(fù)回授回路形成，第二PMOS晶體管50的柵極連接第一偏壓信號源，第一偏壓信號控制第二PMOS晶體管50的導(dǎo)通電流，對電容48充電，第一運算放大器36比較正、負(fù)輸入端的信號，輸出控制信號至第一PMOS晶體管24的柵極，使第一PMOS晶體管24的輸出信號與第二PMOS晶體管50的輸出信號相同。而當(dāng)關(guān)閉奇數(shù)編號的開關(guān)，關(guān)閉偶數(shù)編號的開關(guān)時，第二運算放大器38的負(fù)回授回路形成，第二NMOS晶體管52的柵極連接第二偏壓信號源，第二偏壓信號控制第二NMOS晶體管52的導(dǎo)通電流，對電容48放電，第二運算放大器38比較正、負(fù)輸入端的信號，輸出控制信號至第一NMOS晶體管26的柵極，使第一NMOS晶體管26的輸出信號與第二NMOS晶體管52的輸出信號相同。上述的操作中，第一驅(qū)動電路12以及第二驅(qū)動電路16并不需要有匹配的電流，因為運算放大器可實時的追蹤正、負(fù)輸入端的電壓變化值，也就是信號的轉(zhuǎn)態(tài)斜率，所以最后第一驅(qū)動電路12以及第二驅(qū)動電路16會得到相同的信號的轉(zhuǎn)態(tài)斜率，不論線路驅(qū)動電路10的輸出端連接的負(fù)載為何。值得注意的是，由于運算放大器的正、負(fù)輸入端的輸入信號的電壓值由0至Vdd，所以第一運算放大器36以及第二運算放大器38都必使用軌對軌(rail to rail)輸入的運算放大器。
請參考圖3，圖3為本發(fā)明線路驅(qū)動電路10的仿真數(shù)據(jù)的示意圖。對于不同規(guī)格的要求，可由設(shè)定第二驅(qū)動電路16中電容48以及晶體管50、52的輸出電流的大小來調(diào)整輸出信號的轉(zhuǎn)態(tài)斜率，以USB 1.1 LS的規(guī)格為例，輸出信號的上升時間以及下降時間必須介于75ns-300ns之間，電容負(fù)載的范圍為150p-600p，且正負(fù)二信號的輸出具有不同的電阻負(fù)載。依據(jù)此規(guī)格，代入電容的求值公式dV/dT＝I/C，其中dV取0.8*Vdd，Vdd＝3.3V，dT取75ns與300ns的幾何平均值150ns，I取操作電流25u，則C＝1.42p，此電容值很容易在芯片上實現(xiàn)。假設(shè)I是由參考外部電阻所得到，可以被控制在5％的誤差范圍內(nèi)，C可由MOS晶體管所實現(xiàn)，誤差值在10％以內(nèi)，再加上Vdd有10％的變動，則在不需修正的情形下，就可以將轉(zhuǎn)態(tài)斜率控制在25％的誤差范圍內(nèi)，而由電路仿真只得到20％的誤差。
上述第二驅(qū)動電路16所接收的第一、第二偏壓信號源(PBIAS，NBIAS)如圖4所示，圖4為圖1中偏壓信號源的產(chǎn)生電路的示意圖。第一偏壓信號源(PBIAS)以及第二偏壓信號源(NBIAS)來自線路驅(qū)動電路10的上一級電路，主要是由一個電流鏡所組成，其中第一偏壓信號由一偏壓PMOS晶體管的柵極取出，第二偏壓信號由一偏壓NMOS晶體管的柵極取出。第一偏壓信號以及第二偏壓信號用來提供第二驅(qū)動電路16適當(dāng)?shù)牟僮麟妷骸?br> 相較于已知技術(shù)，本發(fā)明線路驅(qū)動電路具有多項優(yōu)點，第一，線路驅(qū)動電路主要包含第一驅(qū)動電路、延遲率控制電路以及第二驅(qū)動電路三個部分，電路結(jié)構(gòu)簡單容易實現(xiàn)；第二，應(yīng)用范圍廣泛，線路驅(qū)動電路由于結(jié)構(gòu)簡單，所以在設(shè)計上具有很大的彈性，適用于不同規(guī)格時只需要修改部分的組件值；第三，線路驅(qū)動電路可精準(zhǔn)的控制輸出信號變化，而且沒有組件或電流必需匹配的問題；第四，由電路仿真可知，輸出信號的上升時間以及下降時間對稱，而且交越點(cross point)約在電壓源一半的位置；第五，線路驅(qū)動電路的輸出端即使連接很大的電容負(fù)載，或當(dāng)有電阻負(fù)載，也不會對輸出信號造成很大的影響。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明的權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種精確延遲率控制的線路驅(qū)動電路，其包含一延遲率控制電路，用來控制延遲率，其包含一第一運算放大器，其包含一正輸入端，一負(fù)輸入端，以及一輸出端；以及一第二運算放大器，其包含一正輸入端連接該第一運算放大器的正輸入端，一負(fù)輸入端連接該第一運算放大器的負(fù)輸入端，以及一輸出端；一第一驅(qū)動電路，用來驅(qū)動輸出信號，其包含一第一電流源，其包含一第一端連接一電壓源，一第二端連接該第一運算放大器的正輸入端，以及一控制端經(jīng)由一第一切換器連接該第一運算放大器的輸出端或該電壓源；一第二電流源，其包含一第一端連接該第二運算放大器的正輸入端，一第二端連接一接地端，以及一控制端經(jīng)由一第二切換器連接該第二運算放大器的輸出端或該接地端；以及一第二驅(qū)動電路，用來設(shè)定轉(zhuǎn)態(tài)斜率，其包含一電容，其包含一第一端連接該第一運算放大器的負(fù)輸入端，以及一第二端連接該接地端；一第三電流源，其包含一第一端連接該電壓源，一第二端連接該電容的第一端，以及一控制端經(jīng)由一第三切換器連接一第一偏壓信號源或該電壓源；以及一第四電流源，其包含一第一端連接該電容的第一端，一第二端連接該接地端，以及一控制端經(jīng)由一第四切換器連接一第二偏壓信號源或該接地端。
2.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第一電流源以及該第三電流源為PMOS晶體管，其漏極為第一端，源極為第二端，柵極為控制端。
3.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第二電流源以及該第四電流源為NMOS晶體管，其漏極為第一端，源極為第二端，柵極為控制端。
4.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第一切換器包含二開關(guān)，用來切換該第一電流源的控制端連接該電壓源或該第一運算放大器的輸出端。
5.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第二切換器包含二開關(guān)，用來切換該第二電流源的控制端連接該接地端或該第二運算放大器的輸出端。
6.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第三切換器包含二開關(guān)，用來切換該第三電流源的控制端連接該電壓源或該第一偏壓信號源。
7.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第四切換器包含二開關(guān)，用來切換該第四電流源的控制端連接該接地端或該第二偏壓信號源。
8.如權(quán)利要求1所述的線路驅(qū)動電路，其還包含一第一電容以及一第一電阻，串聯(lián)連接于第一運算放大器的正輸入端以及輸出端之間。
9.如權(quán)利要求1所述的線路驅(qū)動電路，其還包含一第二電容以及第二電阻，串聯(lián)連接于第二運算放大器的正輸入端以及輸出端之間。
10.如權(quán)利要求1所述的線路驅(qū)動電路，其中該第一運算放大器以及該第二運算放大器為軌對軌輸入的運算放大器。
11.一種控制如權(quán)利要求1所述的線路驅(qū)動電路的方法，其包含下列步驟(a)切換該線路驅(qū)動電路中的第一切換器至連接該第一電流源的控制端于該第一運算放大器的輸出端；切換該線路驅(qū)動電路中的第二切換器至連接連接該第二電流源的控制端于該接地端；切換該線路驅(qū)動電路中的第三切換器至連接該第三電流源的控制端于該第一偏壓訊號源；以及切換該線路驅(qū)動電路中的第四切換器至連接該第四電流源的控制端于該接地端；以及(b)切換該線路驅(qū)動電路中的第一切換器至連接該第一電流源的控制端于該電壓源；切換該線路驅(qū)動電路中的第二切換器至連接該第二電流源的控制端于該第二運算放大器的輸出端；切換該線路驅(qū)動電路中的第三切換器至連接該第二電流源的控制端于該電壓源；以及切換該線路驅(qū)動電路中的第四切換器至連接該第四電流源的控制端于該第二偏壓訊號源。
12.如權(quán)利要求11所述的方法，其中步驟(a)及(b)是執(zhí)行于相異的時段。
全文摘要
一種精確延遲率控制的線路驅(qū)動電路，其包含一延遲率控制電路、一第一驅(qū)動電路以及一第二驅(qū)動電路。該延遲率控制電路用來控制延遲率，其包含一第一運算放大器以及一第二運算放大器。該第一驅(qū)動電路用來驅(qū)動輸出信號，其包含一第一電流源、一第二電流源、一第一切換器以及一第二切換器。該第二驅(qū)動電路用來設(shè)定轉(zhuǎn)態(tài)斜率，其包含一電容、一第三電流源、一第四電流源、一第三切換器以及一第四切換器。
文檔編號H04M19/00GK1553619SQ20031012067
公開日2004年12月8日 申請日期2003年12月18日 優(yōu)先權(quán)日2003年12月18日
發(fā)明者林小淇 申請人:威盛電子股份有限公司