專利名稱：一種在atm dslam中實現(xiàn)以太網(wǎng)vdsl接入的裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種利用DSL數(shù)字用戶環(huán)路進(jìn)行數(shù)據(jù)通訊的裝置，尤其是涉及一種在ATM DSLAM中實現(xiàn)以太網(wǎng)VDSL接入的裝置。
背景技術(shù)：
隨著DSL(Digital Subscriber Loop，數(shù)字用戶環(huán)路)技術(shù)，特別是ADSL(Asymmetrical Digital Subscriber Loop，非對稱數(shù)字用戶環(huán)路)技術(shù)，不斷得到用戶和電信運營商的認(rèn)可，DSLAM(Digital Subscriber Line AccessMultiplexer，數(shù)字用戶線接入復(fù)用器)的建設(shè)在這兩年已經(jīng)真正成為寬帶建設(shè)的熱點。傳統(tǒng)的DSLAM網(wǎng)絡(luò)側(cè)接口一般采用ATM(Asynchronous Transfer Mode，異步傳送模式)接口，比較適合建有ATM城域網(wǎng)的電信運營商。這種基于ATM架構(gòu)的DSLAM即為ATM DSLAM。
VDSL(Very high-speed Digital Subscriber Loop，甚高比特率數(shù)字用戶線路)是用于近距離的超高速DSL技術(shù)，可在雙絞銅線上傳送比ADSL更高速的數(shù)據(jù)，VDSL提供了13Mbit/s到52Mbit/s的下行速率和1.5Mbit/s到26Mbit/s的上行速率。其最大的下行速率時傳輸線長度不超過300m，當(dāng)傳輸速率在13Mbit/s以下時，傳輸距離可達(dá)1.5km。VDSL的高速率可以實現(xiàn)高質(zhì)量的視頻點播、互動游戲、交互式教學(xué)和可視電話等需要高帶寬的應(yīng)用。
雖然ATM網(wǎng)絡(luò)發(fā)展速度放慢，但仍會長期存在，并在端到端Qos(Qualityof Service服務(wù)質(zhì)量)保證、多業(yè)務(wù)承載方面具有無法替代的優(yōu)勢。為了保護(hù)投資，ATM DSLAM將會長期存在于ATM網(wǎng)絡(luò)環(huán)境中。
對于現(xiàn)有的ATM DSLAM，一般只提供ADSL的接入方式，但是對于比較集中的大樓或者小區(qū)用戶，VDSL這種距離適中的寬帶接入方式由于其更高的傳輸速率則更具有吸引力。這就要求現(xiàn)有的ATM DSLAM最好支持VDSL和ADSL混插混用，以便技術(shù)向下兼容。實現(xiàn)這兩種接入方式在設(shè)備上的融合，無疑是ADSL和VDSL結(jié)合的最佳方式。另外運營商還完全可以根據(jù)用戶的分布情況、帶寬需求、傳輸距離、線路質(zhì)量狀況等諸多客觀因素靈活選擇ADSL和VDSL接入技術(shù)，實現(xiàn)對不同用戶的交叉覆蓋。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種在ATM DSLAM中實現(xiàn)以太網(wǎng)VDSL接入的裝置，從而在現(xiàn)有的ATM DSLAM設(shè)備中實現(xiàn)ADSL和VDSL混插，以滿足不同用戶的不同需求。
為了解決上述問題，本發(fā)明提供了一種在ATM DSLAM中實現(xiàn)以太網(wǎng)VDSL接入的裝置，用于ATM DSLAM系統(tǒng)，其特點在于，包括復(fù)用芯片、VDSL套片、FPGA現(xiàn)場可編程門陣列、CPU處理器、電源模塊、時鐘產(chǎn)生及驅(qū)動模塊；所述復(fù)用芯片通過UTOPIA接口(Universal Test & Operations PHY Interfacefor ATM ATM通用測試與操作接口)和微處理器接口分別與所述FPGA現(xiàn)場可編程門陣列和所述CPU處理器連接，并通過LVDS(Low Voltage DifferentialSignaling低壓差分信號)接口與所述ATM DSLAM系統(tǒng)的核心板連接進(jìn)行雙向點對點通信；所述VDSL套片通過SMII接口(Serial Media IndependentInterface串行傳輸媒體無關(guān)接口)和微處理器接口分別與所述FPGA現(xiàn)場可編程門陣列和所述CPU處理器連接，并通過雙絞線發(fā)送和接收以太網(wǎng)數(shù)據(jù)；所述FPGA現(xiàn)場可編程門陣列用于將以太網(wǎng)數(shù)據(jù)包分割處理轉(zhuǎn)換為ATM信元以及把ATM信元組成以太網(wǎng)數(shù)據(jù)包進(jìn)行全雙工位傳送數(shù)據(jù)，并進(jìn)行SMII接口與UTOPIA接口的物理層ID的靜態(tài)捆綁；所述CPU處理器用于控制和管理所述VDSL套片、FPGA現(xiàn)場可編程門陣列和復(fù)用芯片；所述電源模塊通過電平轉(zhuǎn)換產(chǎn)生不同電壓值進(jìn)行供電，所述時鐘產(chǎn)生及驅(qū)動模塊用于產(chǎn)生所需要的相應(yīng)時鐘信號。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，所述FPGA現(xiàn)場可編程門陣列還用于進(jìn)行數(shù)據(jù)流量控制。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，進(jìn)一步包括與所述FPGA現(xiàn)場可編程門陣列連接的SSRAM同步靜態(tài)隨機存儲器。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，所述FPGA現(xiàn)場可編程門陣列進(jìn)一步包括發(fā)送/接收SMII接口模塊，發(fā)送/接收分段處理模塊、UTOPIA接口模塊、外部/內(nèi)部存儲控制器模塊、微處理器接口模塊和內(nèi)部存儲器；所述發(fā)送/接收SMII接口模塊通過所述發(fā)送/接收分段處理/重組模塊與所述UTOPIA接口模塊連接，所述外部/內(nèi)部存儲控制模塊分別與所述發(fā)送/接收分段處理/重組模塊、發(fā)送/接收SMII接口模塊和微處理器接口模塊連接，所述內(nèi)部存儲器與所述內(nèi)部存儲控制模塊連接。。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，所述接收SMII接口模塊，用于將接收的數(shù)據(jù)經(jīng)串并變換成10位數(shù)據(jù)，其中2bit用于SMII接口控制，其余8位為有效數(shù)據(jù)，同時控制有效數(shù)據(jù)寫入相應(yīng)幀緩沖中；所述發(fā)送SMII接口模塊，用于將來自所述UTOPIA接口模塊的以太網(wǎng)數(shù)據(jù)包分組寫入相應(yīng)發(fā)送端口幀緩沖中。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，所述發(fā)送分段處理模塊，用于根據(jù)調(diào)度表的安排，將來自所述SMII接口模塊的以太網(wǎng)數(shù)據(jù)幀轉(zhuǎn)換并分段處理成支持AAL5(ATM Adaptation Layer 5 ATM適配層5)協(xié)議的ATM信元，發(fā)送至所述UTOPIA接口模塊的對應(yīng)端口；所述接收分段重組模塊，用于輪詢所述UTOPIA接口模塊的各接收端口隊列，啟動對所述端口數(shù)據(jù)接收處理，并將所接收的ATM信元轉(zhuǎn)換成以太網(wǎng)數(shù)據(jù)幀。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，所述外部/內(nèi)部存儲控制器模塊，用于完成外部/內(nèi)部SSRAM總線接口，并對所述發(fā)送/接收分段處理/重組模塊、發(fā)送/接收SMII接口模塊和微處理器接口模塊讀寫外部/內(nèi)部SSRAM的操作進(jìn)行仲裁。
上述的以太網(wǎng)VDSL接入的裝置，其特點在于，所述接收分段處理/重組模塊在對所述外部/內(nèi)部SSRAM進(jìn)行讀寫操作時具有最高優(yōu)先級。
采用上述裝置，可以克服現(xiàn)有的ATM DSLAM設(shè)備中單一的ADSL接入方式，實現(xiàn)ADSL和VDSL混插技術(shù)。
下面結(jié)合附圖和實施例對本發(fā)明進(jìn)行詳細(xì)說明。


圖1為本發(fā)明所用的VDSL用戶板主要結(jié)構(gòu)框圖。
圖2為圖1中FPGA內(nèi)部主要結(jié)構(gòu)框圖。
具體實施例方式
以太網(wǎng)的VDSL接入是通過VDSL用戶板與ATM DSLAM產(chǎn)品配合來實現(xiàn)的，以中興通訊公司的ZXDSL 8220系統(tǒng)為例，該ZXDSL 8220是一種ATM DSLAM產(chǎn)品，該系統(tǒng)中主要包括上連板、核心板和用戶板。該VDSL用戶板的功能是完成基于Infineon方案的VDSL系統(tǒng)的用戶接口和上連匯聚。從上連方案看，它與一般的ADSL用戶板沒有什么區(qū)別，但是由于Infineon方案的VDSL系統(tǒng)常用的是基于IP的，所以在本實施中是在單板內(nèi)部采用一塊FPGA來實現(xiàn)以太網(wǎng)接口(SMII)到ATM接口(UTOPIA)的轉(zhuǎn)換。
如圖1所示為VDSL用戶板各功能模塊的連接示意圖。該DSL用戶板包括包括復(fù)用芯片3、VDSL套片1、FPGA現(xiàn)場可編程門陣列2、CPU處理器4、電源模塊6、時鐘產(chǎn)生及驅(qū)動模塊7。其中，VDSL套片1是利用基于QAM(Quadrature Amplitude Modulation正交幅度調(diào)制)的VDSL技術(shù)在雙絞線上發(fā)送和接收以太網(wǎng)數(shù)據(jù)。該FPGA現(xiàn)場可編程門陣列2負(fù)責(zé)把以太網(wǎng)數(shù)據(jù)包分割處理轉(zhuǎn)換為ATM信元以及把ATM信元重組成以太網(wǎng)數(shù)據(jù)包。該FPGA現(xiàn)場可編程門陣列2完成的功能包括實現(xiàn)10M/100Mbps以太網(wǎng)接口速率全雙工傳送數(shù)據(jù)、數(shù)據(jù)流量控制以及SMII接口和UTOPIA接口的PHY ID的靜態(tài)捆綁。復(fù)用芯片3提供UTOPIA總線接口、LVDS接口和微處理器接口。VDSL用戶板上的復(fù)用芯片3在ZXDSL 8220系統(tǒng)中與核心板的復(fù)用芯片配合使用，通過背板連接，完成點對點的通信。整個業(yè)務(wù)數(shù)據(jù)流向如圖1所示是雙向的，從用戶線過來的數(shù)據(jù)到VDSL套片1，經(jīng)過該FPGA現(xiàn)場可編程門陣列2的接口轉(zhuǎn)換再到復(fù)用芯片3，再轉(zhuǎn)換為LVDS信號上背板。CPU微處理器4的作用在于控制和管理VDSL套片1、FPGA現(xiàn)場可編程門陣列2和復(fù)用芯片3。電源模塊6通過電平轉(zhuǎn)換產(chǎn)生不同電壓值的電源為各類芯片進(jìn)行供電，時鐘產(chǎn)生及驅(qū)動模塊7根據(jù)各類芯片所需產(chǎn)生不同的時鐘信號。
如圖2所示為FPGA內(nèi)部主要結(jié)構(gòu)框圖。該FPGA現(xiàn)場可編程門陣列2內(nèi)部主要分為發(fā)送SMII接口模塊(TxSmii)21、接收SMII接口模塊(RxSmii)22、發(fā)送分段處理模塊(TxSar)23、接收分段重組模塊(RxSar)24、UTOPIA接口模塊25(Utopia)、外部存儲控制器模塊26(Emc)、內(nèi)部存儲控制器模塊27(Imc)、微處理器接口模塊28(CpuItf)等模塊。其中，外部存儲控制器模塊26(Emc)與同步靜態(tài)隨機存儲器30(SSRAM)連接，內(nèi)部存儲控制器模塊27(Imc)與內(nèi)部存儲器29(RAM)連接。各個模塊的功能分別說明如下該接收SMII接口模塊(RxSmii)22進(jìn)行的工作如下24路全雙工125Mbps SMII接收接口的數(shù)據(jù)經(jīng)串并變換后降為12.5MHz的10位數(shù)據(jù)其中2bit用于SMII接口控制，其它8bit位有效數(shù)據(jù)每2個8bit有效數(shù)據(jù)組成一個16位有效數(shù)據(jù)，寫入接口幀緩沖。同時，RxSmii控制器222對24路輸入輪詢，若某一路接口幀緩沖非空，則選擇該路，然后查詢內(nèi)部RAM中該路的上行鏈路端口信息表，根據(jù)讀寫指針判斷端口外部幀緩沖是否非滿，若是，則啟動數(shù)據(jù)搬移，幀數(shù)據(jù)被寫入到外部RAM幀緩沖中，如同步靜態(tài)隨機存儲器30(SSRAM)，并對數(shù)據(jù)作CRC校驗，若CRC錯誤，包計數(shù)指針不加一，幀被丟棄，若正確計數(shù)指針加一。修改后的指針存在內(nèi)部存儲器29(RAM)中該路的上行鏈路端口信息表中。
發(fā)送分段處理模塊(TxSar)23進(jìn)行的工作如下根據(jù)調(diào)度表的安排，在每個時隙啟動發(fā)送對應(yīng)端口的數(shù)據(jù)。首先查詢UTOPIA接口模塊25(Utopia)發(fā)送隊列(TxQueue)是否非滿，若滿，則不啟動發(fā)送，若非滿，則啟動發(fā)送，進(jìn)行下一步操作。然后查詢內(nèi)部存儲器29(RAM)中的上行鏈路端口信息表，根據(jù)讀寫指針判斷端口是否有包需要發(fā)送。若無，則該時隙不發(fā)信元；若有，則該包添加1483B頭后組成AAL5的CPCS-PDU，經(jīng)AAL5分段處理，在該時隙發(fā)送一個信元到UTOPIA接口模塊25(Utopia)的該端口發(fā)送隊列中，修改UTOPIA接口模塊25(Utopia)該端口的寫指針。其次，修改該端口上行鏈路端口信息表中的讀指針，并寫入內(nèi)部存儲器29(RAM)。1483B協(xié)議封裝中MAC幀具有CRC(PID＝0x0001)和不具有CRC(PID＝0x0007)兩種處理方式均支持。
該接收分段重組模塊(RxSar)24進(jìn)行的工作如下首先，輪詢UTOPIA接口模塊25(Utopia)各接收端口隊列，若查到某一端口非空，則啟動該端口的接收處理；然后，查詢該端口外部緩沖區(qū)是否滿，若滿，則跳到下一端口，若非滿，進(jìn)行下一步處理；其次，對收到的信元做AAL5接收重組及去除1483B協(xié)議頭的處理，將恢復(fù)出的以太幀數(shù)據(jù)寫入外部幀緩沖中，并修改該端口在內(nèi)部存儲器29(RAM)中下行鏈路端口信息表中的寫指針，同時也修改UTOPIA接口模塊25(Utopia)接收端口讀指針。
該發(fā)送SMII接口模塊(TxSmii)21進(jìn)行的工作如下首先，24個發(fā)送SMII口被分為3組(0～7，8～15，16～23)，TxSmii控制器212輪詢3組端口，原則上每次最多向其中一組的接口幀緩沖211寫入64bytes內(nèi)容，然后切換到下一組。當(dāng)輪詢到某一組的時候，TxSmii控制器212從上一次發(fā)送端口依次查詢下行鏈路端口信息表中讀寫指針，若掃描完該組8個端口，外部緩沖均為空，則跳過該組，在此之前若查到某一端口緩沖非空，則搬移該端口數(shù)據(jù)。然后，每次一組端口得到總線時，在該組當(dāng)前端口整個包數(shù)據(jù)搬完之前，不切換到下一端口，直到搬完后，才切換到下一需要發(fā)送的端口。每次搬移都將修改下行鏈路端口信息表中讀指針。每組8個發(fā)送端口共用100Mbps帶寬，整個發(fā)送鏈路理論上有300Mbps的帶寬。
外部存儲控制器模塊26(Emc)進(jìn)行的工作如下首先，完成外部SSRAM總線接口功能。其次，對發(fā)送SMII接口模塊(TxSmii)22、接收SMII接口模塊(RxSmii)21、發(fā)送分段處理模塊(TxSar)23、接收分段重組模塊(RxSar)24、UTOPIA接口模塊25(Utopia)、微處理器接口模塊28五個模塊讀寫外部的同步靜態(tài)隨機存儲器30(SSRAM)的操作進(jìn)行仲裁，給接收SMII接口模塊(RxSmii)21以最高優(yōu)先級，從而保證其800Mbps以上的瞬時帶寬。外部的同步靜態(tài)隨機存儲器30(SSRAM)運行在32bit*50MHz，理論上具有1.6Gbps的帶寬。為保證外部總線帶寬的充分利用，訪問外部的同步靜態(tài)隨機存儲器30(SSRAM)必須以32bit的操作方式，而且最好使用連續(xù)多周期訪問，這一點通過對內(nèi)外部幀緩沖RAM按64bytes分塊管理的方式予以了保證。
內(nèi)部存儲控制器模塊27(Imc)進(jìn)行的工作如下首先，完成內(nèi)部SSRAM總線接口功能。其次，發(fā)送SMII接口模塊(TxSmii)22、接收SMII接口模塊(RxSmii)21、發(fā)送分段處理模塊(TxSar)23、接收分段重組模塊(RxSar)24、UTOPIA接口模塊25(Utopia)、微處理器接口模塊28五個模塊讀寫內(nèi)部存儲器29(RAM)的操作進(jìn)行仲裁，給接收SMII接口模塊(RxSmii)21以最高優(yōu)先級，從而保證其實時性。內(nèi)部存儲器29(RAM)主要用于存儲下列信息調(diào)度表、上行鏈路端口信息表、下行鏈路端口信息表。內(nèi)部存儲器29(SRAM)運行在32bit*50MHz，理論上具有1.6Gbps的帶寬。
該UTOPIA接口模塊25(Utopia)主要完成如下工作在發(fā)送方向，24路各自獨立占用發(fā)送幀緩沖的一塊固定空間，用于緩存最多每路4個信元(cell)，發(fā)送模塊輪詢每路幀緩沖，若非空且發(fā)送口允許發(fā)送，則用該路對應(yīng)的地址發(fā)送信元。在接收方向，24路各自獨立占用接收幀緩沖的一塊固定空間，用于緩存最多每路4個信元(cell)，接收模塊將收到的信元寫入對應(yīng)端口的信元緩沖中，若緩沖滿，則對外部發(fā)送方產(chǎn)生回壓信號。24路獨立緩沖的機制，可以避免單路擁塞造成整個UTOPIA接口模塊25(Utopia)其它路均不能發(fā)送信元的情況。
微處理器控制模塊28(CpuItf)主要實現(xiàn)與外部CPU的接口功能，以方便CPU微處理器4對FPGA現(xiàn)場可編程門陣列2進(jìn)行操作、維護(hù)和管理。系統(tǒng)可通過該接口對FPGA現(xiàn)場可編程門陣列2進(jìn)行配置，讀取狀態(tài)和統(tǒng)計信息，F(xiàn)PGA現(xiàn)場可編程門陣列2可向系統(tǒng)發(fā)出中斷。
以上所述僅為本發(fā)明其中的較佳實施例而已，并非用來限定本發(fā)明的實施范圍；凡按照本發(fā)明權(quán)利要求所作的均等變化與修飾，均為本發(fā)明權(quán)利要求所涵。
權(quán)利要求
1.一種在ATM DSLAM中實現(xiàn)以太網(wǎng)VDSL接入的裝置，用于ATM DSLAM系統(tǒng)，其特征在于，包括復(fù)用芯片、VDSL套片、FPGA現(xiàn)場可編程門陣列、CPU處理器、電源模塊、時鐘產(chǎn)生及驅(qū)動模塊；所述復(fù)用芯片通過UTOPIA接口和微處理器接口分別與所述FPGA現(xiàn)場可編程門陣列和所述CPU處理器連接，并通過低壓差分信號LVDS接口與所述ATMD SLAM系統(tǒng)的核心板連接進(jìn)行雙向點對點通信；所述VDSL套片通過SMII接口和微處理器接口分別與所述FPGA現(xiàn)場可編程門陣列和所述CPU處理器連接，并通過雙絞線發(fā)送和接收以太網(wǎng)數(shù)據(jù)；所述FPGA現(xiàn)場可編程門陣列用于將以太網(wǎng)數(shù)據(jù)包分割處理轉(zhuǎn)換為ATM信元以及把ATM信元組成以太網(wǎng)數(shù)據(jù)包進(jìn)行全雙工位傳送數(shù)據(jù)，并進(jìn)行SMII接口與UTOPIA接口的物理層ID的靜態(tài)捆綁；所述CPU處理器用于控制和管理所述VDSL套片、FPGA現(xiàn)場可編程門陣列和復(fù)用芯片；所述電源模塊通過電平轉(zhuǎn)換產(chǎn)生不同電壓值進(jìn)行供電，所述時鐘產(chǎn)生及驅(qū)動模塊用于產(chǎn)生所需要的相應(yīng)時鐘信號。
2.根據(jù)權(quán)利要求1所述的以太網(wǎng)VDSL接入的裝置，其特征在于，所述FPGA現(xiàn)場可編程門陣列還用于進(jìn)行數(shù)據(jù)流量控制。
3.根據(jù)權(quán)利要求1所述的以太網(wǎng)VDSL接入的裝置，其特征在于，進(jìn)一步包括與所述FPGA現(xiàn)場可編程門陣列連接的SSRAM同步靜態(tài)隨機存儲器。
4.根據(jù)權(quán)利要求1或3所述的以太網(wǎng)VDSL接入的裝置，其特征在于，所述FPGA現(xiàn)場可編程門陣列進(jìn)一步包括發(fā)送/接收SMII接口模塊，發(fā)送/接收分段處理模塊、UTOPIA接口模塊、外部/內(nèi)部存儲控制器模塊、微處理器接口模塊和內(nèi)部存儲器；所述發(fā)送/接收SMII接口模塊通過所述發(fā)送/接收分段處理/重組模塊與所述UTOPIA接口模塊連接，所述外部/內(nèi)部存儲控制模塊分別與所述發(fā)送/接收分段處理/重組模塊、發(fā)送/接收SMII接口模塊和微處理器接口模塊連接；所述內(nèi)部存儲器與所述內(nèi)部存儲控制模塊連接。
5.根據(jù)權(quán)利要求4所述的以太網(wǎng)VDSL接入的裝置，其特征在于，所述接收SMII接口模塊，用于將接收的數(shù)據(jù)經(jīng)串并變換成10位數(shù)據(jù)，其中2bit用于SMII接口控制，其余8位為有效數(shù)據(jù)，同時控制有效數(shù)據(jù)寫入相應(yīng)幀緩沖中；所述發(fā)送SMII接口模塊，用于將來自所述UTOPIA接口模塊的以太網(wǎng)數(shù)據(jù)包分組寫入相應(yīng)發(fā)送端口幀緩沖中。
6.根據(jù)權(quán)利要求4所述的以太網(wǎng)VDSL接入的裝置，其特征在于，所述發(fā)送分段處理模塊，用于根據(jù)調(diào)度表的安排，將來自所述SMII接口模塊的以太網(wǎng)數(shù)據(jù)幀轉(zhuǎn)換并分段處理成支持AAL5協(xié)議的ATM信元，發(fā)送至所述UTOPIA接口模塊的對應(yīng)端口；所述接收分段重組模塊，用于輪詢所述UTOPIA接口模塊的各接收端口隊列，啟動對所述端口數(shù)據(jù)接收處理，并將所接收的ATM信元轉(zhuǎn)換成以太網(wǎng)數(shù)據(jù)幀。
7.根據(jù)權(quán)利要求4所述的以太網(wǎng)VDSL接入的裝置，其特征在于，所述外部/內(nèi)部存儲控制器模塊，用于完成外部/內(nèi)部SSRAM總線接口，并對所述發(fā)送/接收分段處理/重組模塊、發(fā)送/接收SMII接口模塊和微處理器接口模塊讀寫外部/內(nèi)部SSRAM的操作進(jìn)行仲裁。
8.根據(jù)權(quán)利要求7所述的以太網(wǎng)VDSL接入的裝置，其特征在于，所述接收分段處理/重組模塊在對所述外部/內(nèi)部SSRAM進(jìn)行讀寫操作時具有最高優(yōu)先級。
全文摘要
本發(fā)明公開了一種在ATM DSLAM中實現(xiàn)以太網(wǎng)VDSL接入的裝置，該裝置包括復(fù)用芯片、VDSL套片、FPGA器件、CPU、電源模塊、時鐘產(chǎn)生及驅(qū)動模塊；復(fù)用芯片通過UTOPIA接口和微處理器接口分別與FPGA器件和CPU連接；VDSL套片通過SMII接口和微處理器接口分別與FPGA器件和CPU連接；FPGA器件用于將以太網(wǎng)數(shù)據(jù)包分割處理轉(zhuǎn)換為ATM信元以及把ATM信元組成以太網(wǎng)數(shù)據(jù)包進(jìn)行全雙工位傳送數(shù)據(jù)，并進(jìn)行SMII接口與UTOPIA接口的物理層ID的靜態(tài)捆綁；CPU用于控制和管理VDSL套片、FPGA器件復(fù)用芯片；電源模塊通過電平轉(zhuǎn)換產(chǎn)生不同電壓值進(jìn)行供電，時鐘產(chǎn)生及驅(qū)動模塊用于產(chǎn)生所需要的相應(yīng)時鐘信號。采用該裝置可以在ATM DSLAM系統(tǒng)中實現(xiàn)ADSL和VDSL接入方式混插。
文檔編號H04L12/28GK1581812SQ0314015
公開日2005年2月16日 申請日期2003年8月8日 優(yōu)先權(quán)日2003年8月8日
發(fā)明者孟雄斌, 陳多磊, 成劍波 申請人:中興通訊股份有限公司