單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器及其控制方法
【專利摘要】本發(fā)明公開(kāi)一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器及其控制方法，所述觸發(fā)器包括主鎖存器、從鎖存器和輸出電路，所述主鎖存器由數(shù)據(jù)輸入電路和數(shù)據(jù)鎖存電路構(gòu)成；所述從鎖存器由兩個(gè)自適應(yīng)耦合單元和兩個(gè)反相器構(gòu)成，自適應(yīng)耦合單元和反相器交叉串聯(lián)；所述輸出電路由兩個(gè)連接到從鎖存器的反相器構(gòu)成。本發(fā)明公開(kāi)的異步復(fù)位低功耗觸發(fā)器，采用單相位時(shí)鐘，省去了傳統(tǒng)觸發(fā)器中產(chǎn)生雙相位時(shí)鐘信號(hào)的時(shí)鐘緩沖單元，從而當(dāng)觸發(fā)器的數(shù)據(jù)翻轉(zhuǎn)率較低時(shí)具有更低的功耗。
【專利說(shuō)明】單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器及其控制方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器電路及其控制方法，所有電路元件都可由MOS晶體管構(gòu)成，用于降低芯片的功耗，屬于集成電路設(shè)計(jì)領(lǐng)域。

【背景技術(shù)】
[0002]1968年Intel公司的工程師戈登?摩爾根據(jù)芯片發(fā)展趨勢(shì)做出了一個(gè)晶體管發(fā)展報(bào)告，也就是著名的摩爾定律:集成電路上可容納的晶體管數(shù)目，約每隔18個(gè)月便會(huì)增加一倍，性能也將提升一倍。同時(shí)集成電路制造技術(shù)的持續(xù)演進(jìn)也印證了摩爾定律的正確性，1965年一個(gè)芯片可以集成60個(gè)器件，而到了 1975年這個(gè)數(shù)字翻了一千倍，達(dá)到6萬(wàn)，2012年AMD公司推出的推土機(jī)處理器的晶體管數(shù)目則超過(guò)12億個(gè)，同時(shí)工藝也從微米量級(jí)發(fā)展到深亞微米量級(jí)，如TSMC公司的28nm工藝現(xiàn)在已經(jīng)規(guī)模量產(chǎn)，并于2013年試產(chǎn)20nm工藝，2014年試產(chǎn)16nm FinFET(Fin Field-Effect Transistor)工藝技術(shù)。與此相對(duì)應(yīng)芯片的功耗密度也迅速成倍增加，芯片的功耗問(wèn)題不僅影響芯片的性能，同時(shí)對(duì)芯片的穩(wěn)定性、封裝成本的影響越來(lái)越大，降低芯片的功耗對(duì)芯片設(shè)計(jì)者而言越來(lái)越緊迫。
[0003]在90nm工藝成為實(shí)用技術(shù)之前，解決功耗的方法就是簡(jiǎn)單的減小芯片的幾何尺寸，降低電容以及芯片的工作電壓，就可以降低芯片的功耗。但隨著集成電路的生產(chǎn)工藝進(jìn)入65nm以及深亞微米尺寸后，芯片的工作電壓已經(jīng)基本保持恒定，同時(shí)晶體管的漏電問(wèn)題也變的不可忽略，并使得降低功耗變得越來(lái)越困難。另外隨著工藝尺寸的持續(xù)縮小，使得系統(tǒng)芯片(System on Chip, SoC)設(shè)計(jì)技術(shù)迅速發(fā)展,單個(gè)芯片上集成的功能模塊越來(lái)越多，芯片的集成度和工作頻率持續(xù)提高，功耗密度也越來(lái)越大，從而對(duì)芯片的設(shè)計(jì)和散熱提出了嚴(yán)峻的挑戰(zhàn)。
[0004]另外移動(dòng)互聯(lián)網(wǎng)時(shí)代的到來(lái)大大促進(jìn)了各種智能終端的繁榮，多核高性能、高分辨率大屏幕、超清晰視頻編解碼、超薄便攜的產(chǎn)品越來(lái)越受到消費(fèi)者的歡迎，同時(shí)也越來(lái)越耗電，而為智能終端提供能源的電池的容量每5年只有30%的增長(zhǎng)，遠(yuǎn)遠(yuǎn)滿足不了智能終端的功耗增長(zhǎng)需求。另外對(duì)便攜超薄的需求和大容量電池的安全隱患都限制了電池容量的增長(zhǎng)，這極大的影響了終端設(shè)備的用戶體驗(yàn)，使得低功耗產(chǎn)品更有市場(chǎng)競(jìng)爭(zhēng)力。
[0005]近年來(lái)降低芯片靜態(tài)功耗的主流技術(shù)有:多閾值、電源關(guān)斷(PowerGate)、低功耗單元等。降低芯片動(dòng)態(tài)功耗的主流技術(shù)有:多電壓域、時(shí)鐘關(guān)斷(ClockGate)、動(dòng)態(tài)電壓頻率調(diào)節(jié)(Dynamic Voltage Frequency Scaling, DVFS)以及低功耗單兀等。
[0006]日本東芝公司早期在1999年的國(guó)際固態(tài)電路會(huì)議(Internat1nal Solid-StateCircuits Conference, ISSCC)上就提出了一種在時(shí)鐘端進(jìn)行時(shí)鐘門(mén)控來(lái)降低功耗的觸發(fā)器(Clock on demand flip-flop, C0DFF),通過(guò)將觸發(fā)器的輸入端D和輸出端Q進(jìn)行異或操作來(lái)判斷觸發(fā)器是否需要進(jìn)行狀態(tài)翻轉(zhuǎn)，從而對(duì)觸發(fā)器的時(shí)鐘端進(jìn)行控制。Nedovic等人2000年對(duì)基于脈沖的高性能混合觸發(fā)器(Hybrid Latch Flip-Flop, HLFF)進(jìn)行了低功耗優(yōu)化，當(dāng)輸入端不改變時(shí)利用觸發(fā)器之前的狀態(tài)信息將內(nèi)部的節(jié)點(diǎn)鎖定在低電平，從而實(shí)現(xiàn)有條件的預(yù)充電，以此來(lái)降低HLFF觸發(fā)器的功耗，但是對(duì)觸發(fā)器的性能帶來(lái)了負(fù)面的影響。在高性能觸發(fā)器HLFF的基礎(chǔ)上，近年來(lái)還有DMFF(Data-mapping Flip-Flop)、CPFF(Condit1nal precharge Flip-Flop)、CCKFF(Condit1nal clocking Flip-Flop)、CCFF(Condit1nal-capture Flip-Flop)等新型低功耗觸發(fā)器。
[0007]在典型的數(shù)字SoC芯片中，主要由低電平異步復(fù)位觸發(fā)器構(gòu)成的時(shí)序邏輯所消耗的功耗占芯片整體功耗的比重較大，可高達(dá)60%。同時(shí)在SoC芯片中觸發(fā)器的數(shù)據(jù)翻轉(zhuǎn)率卻只有5%?15%。如此低的數(shù)據(jù)翻轉(zhuǎn)率導(dǎo)致觸發(fā)器消耗的功耗大部分被其內(nèi)部用來(lái)產(chǎn)生雙相時(shí)鐘信號(hào)的時(shí)鐘緩沖器所占據(jù)。


【發(fā)明內(nèi)容】

[0008]發(fā)明目的:目前在芯片設(shè)計(jì)中功耗問(wèn)題越來(lái)越受到芯片設(shè)計(jì)者的重視，已經(jīng)成為芯片設(shè)計(jì)的主要約束之一，降低芯片的功耗對(duì)芯片的性能、穩(wěn)定性以及封裝成本具有重要意義，同時(shí)觸發(fā)器的功耗在芯片的總體功耗中比重比較大。本發(fā)明的目的在于提供一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器電路及其控制方法，觸發(fā)器采用單相位時(shí)鐘電路，消除了傳統(tǒng)的觸發(fā)器內(nèi)部用來(lái)產(chǎn)生雙相時(shí)鐘信號(hào)的時(shí)鐘緩沖器，從而顯著降低觸發(fā)器的功耗。
[0009]技術(shù)方案:
[0010]一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器，包括主鎖存器、從鎖存器和輸出單元，其特征在于:
[0011]所述主鎖存器由數(shù)據(jù)輸入單元和數(shù)據(jù)鎖存單元組成，數(shù)據(jù)輸入單元由二輸入與門(mén)X1、二輸入或門(mén)X2和二輸入與非門(mén)X3組成，數(shù)據(jù)鎖存單元由二輸入與門(mén)X4、二輸入或非門(mén)X5和反相器X6組成,二輸入與門(mén)Xl的一個(gè)輸入端連接時(shí)鐘信號(hào)CK,另一個(gè)輸入端連接二輸入或非門(mén)X5的輸出端，二輸入與門(mén)Xl的輸出端連接二輸入或門(mén)X2的一個(gè)輸入端，二輸入或門(mén)X2的另一個(gè)輸入端連接輸入數(shù)據(jù)D，二輸入或門(mén)X2的輸出端連接二輸入與非門(mén)X3的一個(gè)輸入端，二輸入與非門(mén)X3的另一個(gè)輸入端連接異步復(fù)位信號(hào)RDN, 二輸入與門(mén)X4的一個(gè)輸入端連接時(shí)鐘信號(hào)CK,另一個(gè)輸入端連接反相器X6的輸出端，二輸入與門(mén)X4的輸出端連接二輸入或非門(mén)X5的一個(gè)輸入端，二輸入或非門(mén)X5的另一個(gè)輸入端連接二輸入與非門(mén)X3的輸出端,二輸入或非門(mén)X5的輸出端連接反相器X6的輸入端；
[0012]所述從鎖存器由兩個(gè)自適應(yīng)耦合單元，反相器X7、X8，NMOS管MMKMNl和PMOS管MP2構(gòu)成，NMOS管MNOJNl的源極/漏極分別連接二輸入或非門(mén)X5的輸出端和反相器X6的輸出端，柵極均連接時(shí)鐘信號(hào)CK，漏極/源極分別連接反相器X7、X8的輸入端；PM0S管MP2的柵極連接異步復(fù)位信號(hào)RDN，其源極/漏極連接電源VDD，漏極/源極連接反相器X8的輸入端；自適應(yīng)耦合單元由一個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，PMOS管和NMOS管的柵極、漏極、源極分別相連形成自適應(yīng)耦合單元的柵極、漏極、源極，其中一個(gè)自適應(yīng)耦合單元的柵極連接二輸入或非門(mén)X5的輸出端，其源極/漏極連接反相器X8的輸入端，漏極/源極連接反相器X7的輸出端；另一個(gè)自適應(yīng)耦合單元的柵極連接反相器X6的輸出端，其源極/漏極連接反相器X7的輸入端，漏極/源極連接反相器X8的輸出端；
[0013]所述輸出單元由反相器X9、XlO構(gòu)成，反相器X9的輸入端連接反相器X7的輸出端，反相器X1的輸入端連接反相器X8的輸出端。
[0014]所述單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器的控制方法如下:
[0015]在主鎖存器中:二輸入與門(mén)X4、二輸入或非門(mén)X5和反相器X6構(gòu)成保存數(shù)據(jù)的鎖存單元，當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，通過(guò)二輸入與門(mén)X4將鎖存單元打開(kāi)，輸入數(shù)據(jù)D通過(guò)二輸入或門(mén)X2、二輸入與非門(mén)X3和二輸入或非門(mén)X5寫(xiě)入鎖存單元；當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，數(shù)據(jù)鎖存單元對(duì)輸入數(shù)據(jù)D進(jìn)行鎖存；
[0016]在從鎖存器中:反相器X7、X8和兩個(gè)自適應(yīng)耦合單元構(gòu)成一個(gè)保存數(shù)據(jù)的耦合環(huán)路，自適應(yīng)耦合單元削弱該環(huán)路的耦合程度，降低環(huán)路狀態(tài)翻轉(zhuǎn)時(shí)所需的電路強(qiáng)度；當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，NMOS管ΜΝ0、麗I導(dǎo)通，從鎖存器打開(kāi)，將主鎖存器輸出的數(shù)據(jù)進(jìn)行輸出到輸出單元，當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，NMOS管MNOjNl關(guān)閉，從鎖存器關(guān)閉，將主鎖存器輸出的數(shù)據(jù)進(jìn)行鎖存，輸出單元的輸出保持不變。
[0017]主鎖存器和從鎖存器中都有復(fù)位信號(hào)RDN，復(fù)位信號(hào)RDN對(duì)主鎖存器和從鎖存器的輸出值進(jìn)行復(fù)位，從而設(shè)定觸發(fā)器的初始狀態(tài)。
[0018]本發(fā)明觸發(fā)器的主鎖存器電路在時(shí)鐘信號(hào)CK為低電平時(shí)打開(kāi)，對(duì)觸發(fā)器輸入數(shù)據(jù)D進(jìn)行采樣；在0(為高電平時(shí)關(guān)閉，對(duì)采樣到的數(shù)據(jù)進(jìn)行鎖存并輸出到從鎖存器中。從鎖存器電路在時(shí)鐘信號(hào)CK為高電平時(shí)打開(kāi)，將主鎖存器電路輸出的數(shù)據(jù)直接輸出到輸出端；在CK為低電平時(shí)關(guān)閉，將之前主鎖存器輸出的數(shù)據(jù)進(jìn)行鎖存，從而保持觸發(fā)器的輸出狀態(tài)不變。觸發(fā)器的輸出端將從鎖存器的輸出進(jìn)行緩沖輸出，避免從鎖存器的輸出受到外界電路的影響，并可通過(guò)改變其MOS管的寬度提高不同的驅(qū)動(dòng)能力。
[0019]本發(fā)明與現(xiàn)有技術(shù)相比，其有益效果是:
[0020]1、本發(fā)明中，主、從鎖存器均只使用了時(shí)鐘信號(hào)CK，CK沒(méi)有經(jīng)過(guò)反相器產(chǎn)生有延遲的同相位或者反相位的時(shí)鐘信號(hào)。由于采用單相位時(shí)鐘電路，去掉了傳統(tǒng)主從式觸發(fā)器中用于產(chǎn)生雙相位時(shí)鐘信號(hào)的時(shí)鐘緩沖器(反相器)，顯著降低了觸發(fā)器的功耗，數(shù)據(jù)翻轉(zhuǎn)率越低功耗越低；相對(duì)于標(biāo)準(zhǔn)單元庫(kù)中的普通觸發(fā)器，當(dāng)數(shù)據(jù)翻轉(zhuǎn)率為O時(shí)，本發(fā)明觸發(fā)器的功耗收益高達(dá)81.1%，更適合應(yīng)用于SoC設(shè)計(jì)，可以有效降低芯片的功耗。
[0021]2、二輸入與門(mén)Xl和二輸入或門(mén)X2可以防止當(dāng)輸入數(shù)據(jù)D和數(shù)據(jù)鎖存單元中的數(shù)據(jù)都為零時(shí)，二輸入或門(mén)X2和二輸入與非門(mén)X3在每一個(gè)時(shí)鐘周期進(jìn)行翻轉(zhuǎn)，從而降低了觸發(fā)器的功耗。
[0022]3、從鎖存器中采用自適應(yīng)耦合單元削弱了環(huán)路耦合程度，從而降低了環(huán)路狀態(tài)翻轉(zhuǎn)時(shí)所需的電路強(qiáng)度，也就降低了所需的功耗，同時(shí)削弱了鎖存時(shí)的狀態(tài)競(jìng)爭(zhēng)。
[0023]4、相比單純的自適應(yīng)耦合觸發(fā)器，本發(fā)明觸發(fā)器的主鎖存器具有更小的傳輸延時(shí)，本發(fā)明電路的性能要高。
[0024]5、本發(fā)明觸發(fā)器采用主、從鎖存器式的電路結(jié)構(gòu)，具有較高的穩(wěn)定性。

【專利附圖】

【附圖說(shuō)明】
[0025]圖1是作為本發(fā)明第一實(shí)施例的電路結(jié)構(gòu)框圖；
[0026]圖2是作為本發(fā)明第一實(shí)施例電路結(jié)構(gòu)中數(shù)據(jù)輸入部分的MOS管結(jié)構(gòu)圖；
[0027]圖3是作為本發(fā)明第一實(shí)施例電路結(jié)構(gòu)中數(shù)據(jù)鎖存部分的MOS管結(jié)構(gòu)圖；
[0028]圖4是作為本發(fā)明第一實(shí)施例電路結(jié)構(gòu)中主鎖存器中合并一個(gè)MOS管的結(jié)構(gòu)示意圖；
[0029]圖5是作為本發(fā)明第一實(shí)施例的電路結(jié)構(gòu)在SMIC65nmLL工藝下，SS工藝角、1.2V、125°C條件下的HSPICE功能仿真圖；
[0030]圖6是作為本發(fā)明第一實(shí)施例的參考電路的電路結(jié)構(gòu)示意圖；

【具體實(shí)施方式】
[0031]下面對(duì)本發(fā)明技術(shù)方案進(jìn)行詳細(xì)說(shuō)明，但是本發(fā)明的保護(hù)范圍不局限于所述實(shí)施例。
[0032]實(shí)施例1:
[0033][觸發(fā)器電路的結(jié)構(gòu)框圖]
[0034]圖1為本發(fā)明第一實(shí)施例的電路結(jié)構(gòu)框圖。是一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器電路(TAFF)，包括主鎖存器1、從鎖存器2和輸出單元3。
[0035]所述主鎖存器由數(shù)據(jù)輸入單元4和數(shù)據(jù)鎖存單元5構(gòu)成，在數(shù)據(jù)輸入單元4中，時(shí)鐘信號(hào)CK和鎖存信號(hào)B作為二輸入與門(mén)Xl的兩個(gè)輸入信號(hào)，該二輸入與門(mén)Xl的輸出信號(hào)和觸發(fā)器的輸入數(shù)據(jù)D再作為二輸入或門(mén)X2的兩個(gè)輸入信號(hào)，該二輸入或門(mén)X2的輸出信號(hào)和觸發(fā)器的異步復(fù)位信號(hào)RDN信號(hào)再作為二輸入與非門(mén)X3的兩個(gè)輸入信號(hào)，該二輸入與非門(mén)X3的輸出信號(hào)為DN ;在數(shù)據(jù)鎖存單元5中，時(shí)鐘信號(hào)CK和主鎖存器的反相鎖存信號(hào)BN作為二輸入與門(mén)X4的兩個(gè)輸入信號(hào)，該二輸入與門(mén)X4的輸出信號(hào)和DN信號(hào)作為二輸入或非門(mén)X5的兩個(gè)輸入信號(hào)，該二輸入或非門(mén)X5的輸出信號(hào)接反相器X6的輸入端,該反相器X6的輸出信號(hào)為BN。
[0036]所述從鎖存器2由兩個(gè)自適應(yīng)耦合單元6、兩個(gè)反相器X7、X8、兩個(gè)NMOS管ΜΝ0、麗I和一個(gè)PMOS管MP2構(gòu)成。本發(fā)明中所有PMOS管的襯底連接電源信號(hào)VDD、所有的NMOS管的襯底連接地信號(hào)VSS。主鎖存器I的輸出的鎖存信號(hào)B和反相鎖存信號(hào)BN分別連接到MNO和麗I的源極/漏極(表示源極或漏極，因?yàn)镸OS管的源、漏可交換使用，下同)、ΜΝ0和麗I的柵極連接時(shí)鐘信號(hào)CK，其漏極/源極輸出信號(hào)分別為F和FN。信號(hào)F和FN分別作為反相器X7、X8的輸入信號(hào)，反相器X7、X8的輸出信號(hào)分別為GN和G。PMOS管MP2的柵極連接觸發(fā)器的異步復(fù)位信號(hào)RDN，其源極/漏極連接電源VDD，漏極或源極連接信號(hào)FN。一個(gè)自適應(yīng)耦合單元由PMOS管MPl I和NMOS管麗11構(gòu)成，MPl I的柵極、源極和漏極分別和麗11的柵極、源極和漏極連接在一起作為該自適應(yīng)耦合單元的柵極、源極、漏極。該自適應(yīng)耦合單元的柵極連接BN信號(hào)，另外兩端分別連接信號(hào)F和G，另一個(gè)自適應(yīng)耦合單元由PMOS管MP22和NMOS管麗22構(gòu)成，MOS管之間的連接關(guān)系同前所述。該自適應(yīng)耦合單元的柵極連接信號(hào)B，其另外兩端分別連接信號(hào)FN和GN。
[0037]輸出電路3由兩個(gè)反相器構(gòu)成,一個(gè)反相器的輸入信號(hào)為GN,輸出信號(hào)為Q，另一個(gè)反相器的輸入信號(hào)為G,輸出信號(hào)為QN。
[0038][主鎖存器數(shù)據(jù)輸入電路MOS結(jié)構(gòu)圖]
[0039]圖2為本發(fā)明第一實(shí)施例中主鎖存器數(shù)據(jù)輸入部分的MOS電路結(jié)構(gòu)圖。PMOS管MO的柵極連接觸發(fā)器的異步復(fù)位端RDN，源極/漏極和漏極/源極分別連接電源VDD和信號(hào)DN ；PM0S管Ml的柵極連接主鎖存器數(shù)據(jù)鎖存部分的信號(hào)B，源極/漏極和漏極/源極分別連接電源VDD和內(nèi)部節(jié)點(diǎn)nl ；PM0S管M2的柵極連接觸發(fā)器的時(shí)鐘信號(hào)CK，源極/漏極和漏極/源極分別連接電源VDD和內(nèi)部節(jié)點(diǎn)nl ;PM0S管M3的柵極連接觸發(fā)器的數(shù)據(jù)信號(hào)D，源極/漏極和漏極/源極分別連接內(nèi)部節(jié)點(diǎn)nl和信號(hào)DN ；NM0S管M4的柵極接觸發(fā)器的數(shù)據(jù)信號(hào)B，漏極/源極和源極/漏極分別連接信號(hào)DN和內(nèi)部節(jié)點(diǎn)n2 ；NMOS管M5的柵極接觸發(fā)器的數(shù)據(jù)信號(hào)D，漏極/源極和源極/漏極分別連接信號(hào)DN和內(nèi)部節(jié)點(diǎn)n3 ；NMOS管M6的柵極接觸發(fā)器的數(shù)據(jù)信號(hào)CK，漏極/源極和源極/漏極分別連接內(nèi)部節(jié)點(diǎn)n2和內(nèi)部節(jié)點(diǎn)n3 ；NMOS管M7的柵極接觸發(fā)器的異步復(fù)位信號(hào)RDN，漏極/源極和源極/漏極分別連接內(nèi)部節(jié)點(diǎn)n3和地信號(hào)VSS ;整個(gè)MOS管電路結(jié)構(gòu)的邏輯功能和圖1中的數(shù)據(jù)輸入單元的邏輯功能一致。
[0040][主鎖存器數(shù)據(jù)鎖存電路MOS結(jié)構(gòu)圖]
[0041]圖3為本發(fā)明第一實(shí)施例中主鎖存器數(shù)據(jù)鎖存部分的MOS電路結(jié)構(gòu)圖。PMOS管M8的柵極連接觸發(fā)器的時(shí)鐘信號(hào)CK，源極/漏極和漏極/源極分別電源VDD和內(nèi)部節(jié)點(diǎn)n4 ；PMOS管M9的柵極連接主鎖存器數(shù)據(jù)鎖存部分的信號(hào)BN，源極/漏極和漏極/源極分別電源VDD和內(nèi)部節(jié)點(diǎn)n4 ；PM0S管MlO的柵極連接主鎖存器數(shù)據(jù)輸入部分的輸入信號(hào)DN，源極/漏極和漏極/源極分別連接內(nèi)部節(jié)點(diǎn)π4和輸出信號(hào)B ；NM0S管Mll的柵極連接輸出信號(hào)BN，漏極/源極和源極/漏極分別連接輸出信號(hào)B和內(nèi)部節(jié)點(diǎn)n5 ；NM0S管M12的柵極接觸發(fā)器的時(shí)鐘信號(hào)CK，漏極/源極和源極/漏極分別連接內(nèi)部節(jié)點(diǎn)n5和地信號(hào)VSS ；NM0S管M13的柵極連接主鎖存器中數(shù)據(jù)輸入部分的輸出信號(hào)DN，漏極/源極和源極/漏極分別連接輸出信號(hào)B和地信號(hào)VSS ；PM0S管M14的柵極接輸出信號(hào)B，源極/漏極和漏極/源極分別連接電源VDD和輸出信號(hào)BN ；PM0S管M15的柵極接輸出信號(hào)B，漏極/源極和源極/漏極分別連接輸出信號(hào)BN和地信號(hào)VSS ;整個(gè)MOS管電路結(jié)構(gòu)的邏輯功能和圖1中的數(shù)據(jù)鎖存部分的邏輯功能一致。
[0042][主鎖存器進(jìn)行MOS管和并后的MOS管結(jié)構(gòu)圖]
[0043]圖4為本發(fā)明第一實(shí)施例中主鎖存器的MOS電路結(jié)構(gòu)圖，相比直接將圖2和圖3連接起來(lái)構(gòu)成的主鎖存器，圖4所示MOS管結(jié)構(gòu)圖將PMOS管M8和PMOS管M2合并成一個(gè)PMOS管M2，省去了 PMOS管M8。接下來(lái)對(duì)合并的原理進(jìn)行說(shuō)明，在邏輯功能上，在合并前，當(dāng)CK為低電平時(shí)，PMOS管M2和M8都導(dǎo)通，內(nèi)部節(jié)點(diǎn)nl和n4都為高電平，當(dāng)CK為高電平時(shí)，PMOS管M2和M8都關(guān)閉，內(nèi)部節(jié)點(diǎn)nl的電平狀態(tài)取決于信號(hào)B控制的PMOS管M1，內(nèi)部節(jié)點(diǎn)n4的電平狀態(tài)取決于信號(hào)BN控制的PMOS管M9 ;在合并后，去掉PMOS管M8，將PMOS管M2的源極/漏極和漏極/源極分別連接到內(nèi)部節(jié)點(diǎn)nl和n4。合并后，當(dāng)CK為低電平時(shí)，PMOS管M2導(dǎo)通，將內(nèi)部節(jié)點(diǎn)nl和n4連接在一起，由于信號(hào)B和BN是相反，必然有一個(gè)是低電平，導(dǎo)致相應(yīng)的PMOS管導(dǎo)通，nl和n4至少有一個(gè)是高電平，由于導(dǎo)通的PMOS管M2將nl和n4連接在一起，nl和n4都是高電平，和合并前的狀態(tài)一致；當(dāng)CK為高電平是，PMOS管M2關(guān)閉，將內(nèi)部節(jié)點(diǎn)nl和n4隔離開(kāi)，此時(shí)內(nèi)部節(jié)點(diǎn)nl的電平狀態(tài)取決于信號(hào)B控制的PMOS管Ml，內(nèi)部節(jié)點(diǎn)n4的電平狀態(tài)取決于信號(hào)BN控制的PMOS管M9。經(jīng)過(guò)分析可知，合并前后主鎖存器的邏輯功能保持一致。
[0044][觸發(fā)器的控制原理]
[0045]在主鎖存器中:二輸入與門(mén)X4、二輸入或非門(mén)X5和反相器X6構(gòu)成保存數(shù)據(jù)的鎖存單元，當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，通過(guò)二輸入與門(mén)X4將鎖存單元打開(kāi)，輸入數(shù)據(jù)D通過(guò)二輸入或門(mén)X2、二輸入與非門(mén)X3和二輸入或非門(mén)X5寫(xiě)入鎖存單元；當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，數(shù)據(jù)鎖存單元對(duì)輸入數(shù)據(jù)D進(jìn)行鎖存；
[0046]在從鎖存器中:反相器X7、X8和兩個(gè)自適應(yīng)耦合單元構(gòu)成一個(gè)保存數(shù)據(jù)的耦合環(huán)路，自適應(yīng)耦合單元削弱該環(huán)路的耦合程度，降低環(huán)路狀態(tài)翻轉(zhuǎn)時(shí)所需的電路強(qiáng)度；當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，NMOS管MNO、MNl導(dǎo)通，從鎖存器打開(kāi)，將主鎖存器輸出的數(shù)據(jù)進(jìn)行輸出到輸出單元，當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，NMOS管MNOjNl關(guān)閉，從鎖存器關(guān)閉，將主鎖存器輸出的數(shù)據(jù)進(jìn)行鎖存，輸出單元的輸出保持不變。
[0047][觸發(fā)器的功能仿真圖]
[0048]圖5是按照?qǐng)D1所示的電路結(jié)構(gòu)圖并采用圖4所示MOS管合并方法進(jìn)行電路設(shè)計(jì)后在SMIC65nmLL(Low Leakage)工藝下，SS工藝角、1.2V、125°C條件下進(jìn)行HSPICE仿真時(shí)部分信號(hào)的仿真波形圖。從Ons開(kāi)始到4ns時(shí)，觸發(fā)器的復(fù)位信號(hào)處于有效的低電平復(fù)位狀態(tài)，觸發(fā)器的輸出端Q的狀態(tài)保持復(fù)位的低電平狀態(tài)，在時(shí)鐘信號(hào)CK的上升沿，不隨數(shù)據(jù)輸入信號(hào)D而改變。4ns以后復(fù)位信號(hào)RDN的有效信號(hào)解除,在時(shí)鐘信號(hào)CK的第3個(gè)上升沿，觸發(fā)器的輸出端Q經(jīng)過(guò)一定的延時(shí)后從低電平翻轉(zhuǎn)為高電平，和時(shí)鐘信號(hào)CK上升沿時(shí)數(shù)據(jù)信號(hào)D的高電平狀態(tài)保持一致，觸發(fā)器正確采樣到輸入數(shù)據(jù)。在時(shí)鐘信號(hào)CK的第4個(gè)上升沿時(shí)，數(shù)據(jù)信號(hào)D變?yōu)榈碗娖?，上升沿后觸發(fā)器的輸出端Q經(jīng)過(guò)一定的延時(shí)后從高電平翻轉(zhuǎn)為低電平，正確采樣到輸入數(shù)據(jù)。
[0049][觸發(fā)器的版圖]
[0050]圖6是按照?qǐng)D1所示的電路結(jié)構(gòu)圖并采用圖4所示MOS管合并方法進(jìn)行電路設(shè)計(jì)后在SMIC65nmLL(Low Leakage)工藝下進(jìn)行版圖設(shè)計(jì)后驅(qū)動(dòng)系數(shù)為VO的版圖截圖。在該實(shí)施例中共設(shè)計(jì)了四個(gè)驅(qū)動(dòng)系數(shù)(V0、V1、V2和V4)的低電平異步復(fù)位觸發(fā)器電路。
[0051][參考觸發(fā)器的電路結(jié)構(gòu)]
[0052]該實(shí)施例選擇的參考觸發(fā)器的電路結(jié)構(gòu)即SMIC65nm LL工藝下標(biāo)準(zhǔn)單元庫(kù)中的低電平異步復(fù)位觸發(fā)器(DRNHD)。DRNHD觸發(fā)器是基于傳統(tǒng)的主從鎖存器的電路結(jié)構(gòu)。
[0053][觸發(fā)器的性能和功耗收益]
[0054]本文中的best環(huán)境是指采用的工藝角為FF、電壓為1.32V、溫度為_(kāi)40°C ;typical環(huán)境是指采用的工藝角為T(mén)T、電壓為1.2V、溫度為25°C worst環(huán)境是指采用的工藝角為SS、電壓為1.08V、溫度為125°C。表I是在worst環(huán)境下對(duì)本發(fā)明的低功耗觸發(fā)器(TAFF)和傳統(tǒng)標(biāo)準(zhǔn)單元庫(kù)中的觸發(fā)器DRNHD進(jìn)行HSPICE仿真得到性能以及在數(shù)據(jù)翻轉(zhuǎn)率(α)為100% (a = 1),10% (α = 0.1)和零翻轉(zhuǎn)率(α = O)時(shí)的功耗收益表。功耗收益是指本發(fā)明設(shè)計(jì)的低功耗觸發(fā)器在相比DRNHD觸發(fā)器功耗的節(jié)省百分比。從表I中可知，本發(fā)明的低功耗觸發(fā)器(TAFF)具有良好的低功耗特性，數(shù)據(jù)變化率越低功耗收益越高，在零數(shù)據(jù)變化率時(shí)，驅(qū)動(dòng)系數(shù)為VO的TAFFVO觸發(fā)器達(dá)到最大的功耗收益，為81.1 %。當(dāng)數(shù)據(jù)變化率為10%和100%時(shí)，TAFFVO的功耗收益分別為65.9%和7.6%。
[0055]表I對(duì)觸發(fā)器進(jìn)行HSPICE仿真得到的性能和功耗收益表
[0056]

【權(quán)利要求】
1.一種單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器，包括主鎖存器(I)、從鎖存器(2)和輸出單元(3)，其特征在于: 所述主鎖存器(I)由數(shù)據(jù)輸入單元(4)和數(shù)據(jù)鎖存單元(5)組成，數(shù)據(jù)輸入單元(4)由二輸入與門(mén)X1、二輸入或門(mén)X2和二輸入與非門(mén)X3組成，數(shù)據(jù)鎖存單元(5)由二輸入與門(mén)X4、二輸入或非門(mén)X5和反相器X6組成，二輸入與門(mén)Xl的一個(gè)輸入端連接時(shí)鐘信號(hào)CK，另一個(gè)輸入端連接二輸入或非門(mén)X5的輸出端，二輸入與門(mén)Xl的輸出端連接二輸入或門(mén)X2的一個(gè)輸入端，二輸入或門(mén)X2的另一個(gè)輸入端連接輸入數(shù)據(jù)D，二輸入或門(mén)X2的輸出端連接二輸入與非門(mén)X3的一個(gè)輸入端，二輸入與非門(mén)X3的另一個(gè)輸入端連接異步復(fù)位信號(hào)RDN, 二輸入與門(mén)X4的一個(gè)輸入端連接時(shí)鐘信號(hào)CK,另一個(gè)輸入端連接反相器X6的輸出端,二輸入與門(mén)X4的輸出端連接二輸入或非門(mén)X5的一個(gè)輸入端,二輸入或非門(mén)X5的另一個(gè)輸入端連接二輸入與非門(mén)X3的輸出端，二輸入或非門(mén)X5的輸出端連接反相器X6的輸入端； 所述從鎖存器(2)由兩個(gè)自適應(yīng)耦合單元(6)，反相器X7、X8，NM0S管MNO、麗I和PMOS管MP2構(gòu)成，NMOS管MNO、MNl的源極/漏極分別連接二輸入或非門(mén)X5的輸出端和反相器X6的輸出端，柵極均連接時(shí)鐘信號(hào)CK，漏極/源極分別連接反相器Tl、X8的輸入端；PM0S管MP2的柵極連接異步復(fù)位信號(hào)RDN，其源極/漏極連接電源VDD，漏極/源極連接反相器X8的輸入端；自適應(yīng)耦合單元(6)由一個(gè)PMOS管和一個(gè)NMOS管構(gòu)成，PMOS管和NMOS管的柵極、漏極、源極分別相連形成自適應(yīng)耦合單元(6)的柵極、漏極、源極，其中一個(gè)自適應(yīng)耦合單元(6)的柵極連接二輸入或非門(mén)X5的輸出端，其源極/漏極連接反相器X8的輸入端，漏極/源極連接反相器X7的輸出端；另一個(gè)自適應(yīng)耦合單元(6)的柵極連接反相器X6的輸出端，其源極/漏極連接反相器X7的輸入端，漏極/源極連接反相器X8的輸出端； 所述輸出單元(3)由反相器X9、X10構(gòu)成，反相器X9的輸入端連接反相器X7的輸出端，反相器XlO的輸入端連接反相器X8的輸出端。
2.如權(quán)利要求1所述的單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器，其特征在于二輸入與門(mén)X4、二輸入或非門(mén)X5和反向器X6構(gòu)成一個(gè)保存數(shù)據(jù)的耦合環(huán)路。
3.如權(quán)利要求1所述的單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器，其特征在于反相器Tl、X8和兩個(gè)自適應(yīng)耦合單元構(gòu)成一個(gè)保存數(shù)據(jù)的耦合環(huán)路，自適應(yīng)耦合單元削弱該環(huán)路的耦合程度，降低環(huán)路狀態(tài)翻轉(zhuǎn)時(shí)所需的電路強(qiáng)度。
4.如權(quán)利要求1所述的單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器，其特征在于:二輸入與門(mén)Xl和二輸入或門(mén)X2防止當(dāng)輸入數(shù)據(jù)D和數(shù)據(jù)鎖存單元(5)中的數(shù)據(jù)都為零時(shí)，二輸入或門(mén)X2和二輸入與非門(mén)X3在每一個(gè)時(shí)鐘周期進(jìn)行翻轉(zhuǎn)。
5.根據(jù)權(quán)利要求1所述的單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器，其特征在于:輸出單元(3)的反相器X9、X10分別輸出與輸入數(shù)據(jù)D相位相同和相位相反的數(shù)據(jù)。
6.如權(quán)利要求1所述單相位時(shí)鐘低電平異步復(fù)位低功耗觸發(fā)器的控制方法，其特征在于: 在主鎖存器(I)中:二輸入與門(mén)X4、二輸入或非門(mén)X5和反相器X6構(gòu)成保存數(shù)據(jù)的鎖存單元，當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，通過(guò)二輸入與門(mén)X4將鎖存單元打開(kāi)，輸入數(shù)據(jù)D通過(guò)二輸入或門(mén)X2、二輸入與非門(mén)X3和二輸入或非門(mén)X5寫(xiě)入鎖存單元；當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，數(shù)據(jù)鎖存單元(5)對(duì)輸入數(shù)據(jù)D進(jìn)行鎖存； 在從鎖存器(2)中:反相器Tl、X8和兩個(gè)自適應(yīng)耦合單元構(gòu)成一個(gè)保存數(shù)據(jù)的耦合環(huán)路，自適應(yīng)耦合單元削弱該環(huán)路的耦合程度，降低環(huán)路狀態(tài)翻轉(zhuǎn)時(shí)所需的電路強(qiáng)度；當(dāng)時(shí)鐘信號(hào)CK為高電平時(shí)，NMOS管MNO、麗I導(dǎo)通，從鎖存器(2)打開(kāi)，將主鎖存器(I)輸出的數(shù)據(jù)輸出到輸出單元(3)，當(dāng)時(shí)鐘信號(hào)CK為低電平時(shí)，NMOS管MNOJNl關(guān)閉，從鎖存器(2)關(guān)閉，將主鎖存器(I)輸出的數(shù)據(jù)進(jìn)行保存，輸出單元(3)的輸出保持不變。
7.如權(quán)利要求6所述的控制方法，其特征在于:異步復(fù)位信號(hào)RDN對(duì)主鎖存器(I)和從鎖存器(2)的輸出值進(jìn)行復(fù)位，設(shè)定觸發(fā)器的初始狀態(tài)。
【文檔編號(hào)】H03K17/22GK104202032SQ201410319019
【公開(kāi)日】2014年12月10日 申請(qǐng)日期:2014年7月4日 優(yōu)先權(quán)日:2014年7月4日
【發(fā)明者】單偉偉, 郭銀濤, 蔣樊 申請(qǐng)人:東南大學(xué)