集成電路中的自動復(fù)位模塊的制作方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及集成電路技術(shù)領(lǐng)域，尤其涉及一種集成電路中的自動復(fù)位模塊。
【背景技術(shù)】
[0002] 集成電路是指采用現(xiàn)代半導(dǎo)體加工技術(shù)加工而成的、內(nèi)部集成了數(shù)量較大的晶體 管、電阻電容等半導(dǎo)體器件、能完成特定功能且應(yīng)用在現(xiàn)代電子系統(tǒng)中的一種微型部件。
[0003] 在一顆集成電路內(nèi)部通常都有一種稱之為復(fù)位模塊的電路結(jié)構(gòu)，用于對該電路中 的其它模塊進(jìn)行復(fù)位操作，即通過采用這種復(fù)位模塊，使得集成電路中的其它模塊恢復(fù)到 最初的、穩(wěn)定的一種電位或者狀態(tài)。
[0004] 集成電路的復(fù)位結(jié)構(gòu)通常分為外部復(fù)位和內(nèi)部復(fù)位，其中外部復(fù)位是專門為集成 電路設(shè)置一個復(fù)位控制信號引腳，當(dāng)需要對集成電路內(nèi)部進(jìn)行復(fù)位時，在該引腳上施加一 個復(fù)位信號；而內(nèi)部復(fù)位是指在集成電路內(nèi)部構(gòu)建專門的復(fù)位結(jié)構(gòu)，該復(fù)位結(jié)構(gòu)在集成電 路內(nèi)部某一種機(jī)制觸發(fā)下，產(chǎn)生一個復(fù)位控制信號，對內(nèi)部其它電路模塊進(jìn)行復(fù)位。目前集 成電路內(nèi)部復(fù)位結(jié)構(gòu)主要包括以下兩種：
[0005] 1)、上電復(fù)位結(jié)構(gòu)
[0006] 每一顆集成電路都需要通過外部的供電才能正常工作。外部電源開始供電前，集 成電路內(nèi)部各個模塊中的信號往往處于不確定的狀態(tài)。例如集成電路內(nèi)部設(shè)計(jì)了鎖存器、 觸發(fā)器和寄存器等一些具有記憶功能的模塊，在外部電源上一次供電結(jié)束前，其內(nèi)部信號 被固定在某一個值;或者由于某一種干擾機(jī)制使得電路內(nèi)部信號出現(xiàn)各種狀態(tài);或者電路 內(nèi)部電容上殘余的電荷沒有泄放完全(這種電容可以是電路內(nèi)部設(shè)計(jì)的電容，也可以是內(nèi) 部寄生的電容)等等，因此理論上在外部電源開始供電前，集成電路內(nèi)部各個信號都處于不 確定的狀態(tài)，或者不是設(shè)計(jì)者和使用者希望的狀態(tài)，這些狀態(tài)會造成邏輯電路的工作混亂， 那么就需要一種稱之為上電復(fù)位的電路結(jié)構(gòu)，在給集成電路進(jìn)行供電（即上電）的過程，使 得內(nèi)部各個信號恢復(fù)到一種穩(wěn)定的電位。
[0007] 附圖1示出了目前常見的一種上電復(fù)位結(jié)構(gòu)。其工作原理為：在芯片上電時，復(fù)位 信號Reset首先為高電平，B點(diǎn)快速上升到某一個電平，該電平低于反相器INV的臨界電平， 又能使NMOS管成為直流通過，這樣電容Cl的下極板就能對地放電；當(dāng)A點(diǎn)電平下降到某一個 值時，PMOS管工作于線性電阻區(qū)，電源VDD對電容C2充電，一旦B點(diǎn)電平上升超過反相器INV 的臨界電平，則復(fù)位信號Reset變?yōu)榈碗娖剑想姀?fù)位結(jié)束。在這種上電復(fù)位結(jié)構(gòu)中，電容 Cl、電容C2、M0S管的開啟電壓等對上電復(fù)位時間有直接的影響，而眾所周知，集成電路加工 工藝總是存在一定偏差的，因此這種上電復(fù)位結(jié)構(gòu)與工藝關(guān)聯(lián)度很高;根據(jù)仿真結(jié)果，附圖 1中電容C2的值每變化10%，上電復(fù)位時間將變化53%;M0S管的開啟電壓每變化0.15V，上 電復(fù)位時間將變化300%。因此，上述這種上電復(fù)位結(jié)構(gòu)并不能確保每一顆集成電路的上電 復(fù)位時間都能夠基本達(dá)到預(yù)先設(shè)計(jì)規(guī)范。
[0008] 上述上電復(fù)位結(jié)構(gòu)除與工藝關(guān)聯(lián)度很高外，還易受電源電壓上升速率的影響，因 此盡管集成電路內(nèi)部設(shè)置了上電復(fù)位結(jié)構(gòu)，有時還不能保證集成電路能夠正常復(fù)位。
[0009] 2)、低電壓復(fù)位結(jié)構(gòu)
[0010] 除了上電過程，還有一個"下電"過程，即在關(guān)閉電源過程中，由于電源電壓的變 化，也會造成電路內(nèi)部信號出現(xiàn)不確定或者與預(yù)期結(jié)果相違背的情況，從而使得電路出現(xiàn) 誤操作等。因此為了確保集成電路能夠在使用過程中正常復(fù)位，除了上述上電復(fù)位結(jié)構(gòu)外， 又出現(xiàn)了另一種結(jié)構(gòu)一一低電壓復(fù)位結(jié)構(gòu)。
[0011]低電壓復(fù)位結(jié)構(gòu)是指在集成電路工作過程中，隨時監(jiān)測電源電壓的變化，當(dāng)監(jiān)測 到電源電壓低于某一個值時，這種結(jié)構(gòu)產(chǎn)生一個復(fù)位信號，用于對電路中的其它模塊進(jìn)行 復(fù)位。
[0012] 附圖2示出了目前一種基于電平檢測的低電壓復(fù)位結(jié)構(gòu)，其工作原理為：當(dāng)電源電 壓上升到某一個值時，復(fù)位信號Reset從高電平變?yōu)榈碗娖?，表示低壓?fù)位結(jié)束，電路開始 工作，通常把這個值稱為低電壓復(fù)位結(jié)束信號LVRE;而當(dāng)下電或者由于干擾等原因電源電 壓下降到某一個值時，復(fù)位信號Reset從低電平變?yōu)楦唠娖剑闺娐窂?fù)位，通常把這個值稱 為低電壓復(fù)位開始信號LVRB。上述低電壓復(fù)位結(jié)構(gòu)雖然結(jié)構(gòu)簡單，并且也可以隨時檢測電 源電壓的變化，實(shí)現(xiàn)復(fù)位功能，但上述低電壓復(fù)位結(jié)構(gòu)在低電壓復(fù)位開始和結(jié)束的電源電 壓值LVRB/LVRE只局限在某一組固定的值，從而復(fù)位功能的靈活性欠缺，不能很好的保證復(fù) 位信號在整個工作過程中的有效性。
[0013] 有鑒于上述的缺陷，本設(shè)計(jì)人，積極加以研究創(chuàng)新，以期創(chuàng)設(shè)一種新型結(jié)構(gòu)的集成 電路中的自動復(fù)位模塊，使其更具有產(chǎn)業(yè)上的利用價值。

【發(fā)明內(nèi)容】

[0014] 為解決上述技術(shù)問題，本發(fā)明的目的是提供一種集成電路中的自動復(fù)位模塊。
[0015] 本發(fā)明的集成電路中的自動復(fù)位模塊，包括一種集成電路中的自動復(fù)位模塊，集 成電路中集成有復(fù)位模塊，該復(fù)位模塊主要包括有多值低電壓復(fù)位檢測模塊和上電復(fù)位模 塊，所述多值低電壓復(fù)位檢測模塊和上電復(fù)位模塊采用同一個外部電源供電，且所述多值 低電壓復(fù)位檢測模塊和上電復(fù)位模塊還擇一的對該集成電路進(jìn)行復(fù)位操作。
[0016] 進(jìn)一步的，還設(shè)有輸入模塊和譯碼電路，所述輸入模塊用于供用戶輸入工作指令， 所述譯碼電路與所述輸入模塊電連接，并能夠?qū)⑺鲚斎肽K的工作指令轉(zhuǎn)化成輸出信 號;且所述譯碼電路的輸出信號能夠控制所述多值低電壓復(fù)位檢測模塊對集成電路進(jìn)行復(fù) 位操作。
[0017] 進(jìn)一步的，所述輸入模塊具有第一、三信號輸出端;所述譯碼電路包括第一反相 器、第二反相器、第一與非門、以及第一或非門，其中，所述第一反相器和第二反相器的輸入 端分別電連接于所述輸入模塊的第一、三信號輸出端，所述第一與非門的兩個輸入端口分 別電連接于所述輸入模塊的第一、三信號輸出端，其輸出端口還電連接有第三反相器，所述 第一或非門的兩個輸入端口亦分別電連接于所述輸入模塊的第一、三信號輸出端，其輸出 端口還電連接有第四反相器;且所述第一反相器、第二反相器、第三反相器、以及第四反相 器的輸出端皆為所述譯碼電路的信號輸出端。
[0018] 進(jìn)一步的，所述多值低電壓復(fù)位檢測模塊包括第一倒比管、第二倒比管、第三PMOS 管、第四PMOS管、第一匪OS管、第一MOS管單元、第二MOS管單元、第十匪OS管、第^^一匪OS 管、第五反相器、以及第六反相器，其中，所述第一倒比管的源極電連接于外部電源，所述第 一倒比管的柵極電連接于所述譯碼電路的信號輸出端;所述第二倒比管包括有第一負(fù)載串 和第二負(fù)載串，其中所述第一負(fù)載串包括有多個串聯(lián)連接的第一PMOS管，多個所述第一 PMOS管中的第一個第一 PMOS管的源極電連接于外部電源，多個所述第一 PMOS管中的最后一 個第一 PMOS管的漏極電連接于所述第四PMOS管的源極，且多個所述第一 PMOS管的柵極、以 及所述第四PMOS管的柵極還皆電連接于所述第一倒比管的漏極;所述第二負(fù)載串包括有多 個串聯(lián)連接的第二PMOS管，多個所述第二PMOS管的柵極皆電連接于所述譯碼電路的信號輸 出端，且多個所述第二PMOS管中的第一個第二PMOS管的源極電連接于外部電源，多個所述 第二PMOS管中的最后一個第二PMOS管的漏極電連接于所述第四PMOS管的源極;所述第三 PMOS管的柵極電連接于所述譯碼電路的信號輸出端，其源極電連接于所述第一倒比管的漏 極；
[0019] 所述第一匪OS管的源極接地，其漏極電連接于所述第一倒比管的漏極;所述第一 MOS管單元包括一個第三負(fù)載串和三個第四負(fù)載串，其中所述第三負(fù)載串包括有多個串聯(lián) 連接的第二NMOS管，多個所述第二NMOS管的柵極、以及所述第一匪OS管的柵極分別電連接 于所述第三PMOS管的漏極，且多個所述第二NMOS管中的第一個第二NMOS管的漏極電連接于 所述第四PMOS管的漏極，多個所述第二匪OS管中的最后一個第二匪OS管的源極接地;每一 所述第四負(fù)載串各分別包括有多個串聯(lián)連接的第三NMOS管，每一所述第四負(fù)載串中的第一 個第三NMOS管的漏極皆電連接于所述第四PMOS管的漏極，每一所述第四負(fù)載串中的最后一 個第三NMOS管的源極接地，每一所述第四負(fù)載串中的第一個第三匪OS管的柵極皆電連接于 所述譯碼電路的信號輸出端，且每一所述第四負(fù)載串中的余下第三NMOS管的柵極皆電連接 于所述第三PMOS管的漏極；
[0020] 所述第二MOS管單元包括第四匪OS管、第五NMOS管、兩個第五負(fù)載串、以及兩個第 六負(fù)載串，其中所述第四NMOS管的柵極和第五NMOS管的柵極分別電連接于所述譯碼電路的 信號輸出端，所述第四匪OS管的漏極和第五匪OS管的漏極分別電連接于所述第十匪OS管 的源極，每一所述第五負(fù)載串各分別包括有串聯(lián)連接的第六匪OS管和第七匪OS管，兩個所 述第六NMOS管的漏極均電連接于所述第四NMOS管的源極，兩個所述第六NMOS管的柵極、以 及兩個所述第七NMOS管的柵極皆電連接于所述第三PMOS管的漏極，且兩個所述第七NMOS管 的源極接地;每一所述第六負(fù)載串各分別包括