一種復(fù)用兩數(shù)據(jù)輸入主從型d觸發(fā)器的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明設(shè)計(jì)了一種復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器，主要用于數(shù)字電路設(shè)計(jì)領(lǐng)域。
【背景技術(shù)】
[0002]隨著CMOS工藝的發(fā)展，芯片制造早已進(jìn)入亞微米水平，目前最先進(jìn)的工藝甚至已經(jīng)小于15nm，按照摩爾定律的預(yù)測，2015年單顆集成電路上可容納的晶體管數(shù)量將超過26億。目前數(shù)模混合工藝芯片是芯片設(shè)計(jì)制造領(lǐng)域的主流，一般來說，數(shù)字電路的版圖能占到芯片整體面積的60%以上。因此，在不影響芯片性能的前提下，減小數(shù)字電路的面積將大大降低芯片的制造成本，同時(shí)也會(huì)有效的減少芯片的功耗。
[0003]D觸發(fā)器是數(shù)字系統(tǒng)中重要的時(shí)序器件，在時(shí)鐘分頻和數(shù)據(jù)鎖存應(yīng)用中必不可少，同時(shí)由于該器件包含的管子數(shù)量眾多，因此減少D觸發(fā)器的數(shù)量能有效的減小芯片的面積。
[0004]傳統(tǒng)的D觸發(fā)器參見圖1。傳統(tǒng)D觸發(fā)器都是單數(shù)據(jù)輸入，只能實(shí)現(xiàn)對單通道數(shù)據(jù)的鎖存。主鎖存電路由第一 PM0S管?第四PM0S管及第一 NM0S管?第四NM0S管組成，從鎖存器由第五PM0S管?第八PM0S管及第五NM0S管?第八NM0S管組成。為了對輸出信號(hào)進(jìn)行整形及增大輸出信號(hào)的驅(qū)動(dòng)能力，在輸出端可以加兩組反相器或緩沖器。
[0005]傳統(tǒng)的D觸發(fā)器和本發(fā)明相比，有兩個(gè)缺點(diǎn):其一是傳統(tǒng)D觸發(fā)器為單數(shù)據(jù)輸入結(jié)構(gòu)，如果實(shí)現(xiàn)雙數(shù)據(jù)輸入，不可避免要使用兩組D觸發(fā)器，如此一來勢必會(huì)增加M0S管數(shù)量，在D觸發(fā)器大量使用的條件下，多余M0S管造成的芯片面積浪費(fèi)不可忽視；其二是傳統(tǒng)的D觸發(fā)器采用一個(gè)傳輸門與兩個(gè)反相器組成鎖存電路，該結(jié)構(gòu)的鎖存電路在版圖實(shí)現(xiàn)時(shí)會(huì)產(chǎn)生比較大的寄生電容，響應(yīng)速度慢。

【發(fā)明內(nèi)容】

[0006]針對傳統(tǒng)D觸發(fā)器存在的不足，本發(fā)明提供一種復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器，占用更小的版圖面積，且響應(yīng)速度更快。
[0007]本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn)的:
一種復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器，包括:數(shù)據(jù)輸入選擇電路、主鎖存電路和從鎖存電路。
[0008]所述的數(shù)據(jù)輸入選擇電路由PM0S管第一 PM0S管?第五PM0S管及第一 NM0S管?第五NM0S管組成，其中第一 PM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)，源極接電源，漏極接第三PM0S管的源極；第三PM0S管的柵極接第二數(shù)據(jù)輸入端，漏極接第五PM0S管的源極；第二PM0S管的柵極接第一數(shù)據(jù)輸入端，源極接電源，漏極接第四PM0S管的源極；第四PM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)，漏極接第五PM0S管的源極；第五PM0S管的柵極接時(shí)鐘信號(hào)，漏極接第五NM0S管的漏極；第五NM0S管的柵極接時(shí)鐘信號(hào)的反相信號(hào)，源極接第三NM0S管的漏極；第三NM0S管的柵極接第二數(shù)據(jù)輸入端，源極接第一 NM0S管的漏極；第一NMOS管的柵極接數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)，源極接地；第四NM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)，漏極接第三NM0S管的漏極，源極接第二 NM0S管的漏極；第二 NM0S管的柵極接第一數(shù)據(jù)輸入端，源極接地。
[0009]所述的主鎖存電路由第六PM0S管?第八PM0S管及第六NM0S管?第八NM0S管組成，其中第六PM0S管的柵極接第八PM0S管的漏極，源極接電源，漏極接第七PM0S管的源極；第七PM0S管的柵極接時(shí)鐘信號(hào)的反相信號(hào)，漏極接第五NM0S管的漏極；第七NM0S管的柵極接時(shí)鐘信號(hào)，漏極接第五NM0S管的漏極，源極接第六NM0S管的漏極；第六NM0S管的柵極接第八PM0S管的漏極，源極接地；第八PM0S管的柵極接第五NM0S管的漏極，源極接電源，漏極接第八PM0S管的漏極；第八NM0S管的柵極接第五NM0S管的漏極，漏極接第八PM0S管的漏極，源極接地。
[0010]所述的從鎖存電路由第十PM0S管?第十二 PM0S管及第十NM0S管?第十二 NM0S管組成，其中第十一PM0S管的柵極接電路輸出端口 Q，源極接電源，漏極接第十PM0S管的源極；第十PM0S管的柵極接時(shí)鐘信號(hào)，漏極接電路輸出端口 QN ;第十NM0S管的柵極接時(shí)鐘反相信號(hào)，源極接第i^一 NM0S管的漏極，漏極接輸出端口 QN ;第^^一 NM0S管的柵極接輸出端口 Q，源極接地；第十二 PM0S管的柵極接輸出端口 QN，源極接電源，漏極接輸出端口 QN ;第十二 NM0S管的柵極接輸出端口 QN，源極接地，漏極接輸出端口 Q。
[0011]優(yōu)選地，所述一種復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器還具有第一輸入信號(hào)處理電路，所述第一輸入信號(hào)處理電路包括第十三PM0S管和第十三NM0S管，其中第十三PM0S管的柵極接數(shù)據(jù)選擇信號(hào)，源極接電源，漏極接數(shù)據(jù)選擇的反相信號(hào)；第十三NM0S管的柵極接數(shù)據(jù)選擇信號(hào)，源極接地，漏極接數(shù)據(jù)選擇的反相信號(hào)。
[0012]所述傳輸門由第九PM0S管和第九NM0S管組成，第九PM0S管的柵極接時(shí)鐘信號(hào)的反相，源極接輸出端口 QN，漏極接第八PM0S管的漏極；第九NM0S管的柵極接時(shí)鐘信號(hào)，源極接輸出端口 QN，漏極接第八PM0S管的漏極。
[0013]優(yōu)選地，所述一種復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器還具有第二輸入信號(hào)處理電路，所述第二輸入信號(hào)處理電路由第十四PM0S管和第十四NM0S管組成，其中第十四PM0S管的柵極接時(shí)鐘信號(hào)，源極接電源，漏極接時(shí)鐘的反相信號(hào)，第十四NM0S管的柵極接時(shí)鐘信號(hào)，源極接地，漏極接時(shí)鐘信號(hào)的反相。
[0014]本電路采用數(shù)據(jù)輸入選擇電路、主鎖存電路和從鎖存電路。兩組數(shù)據(jù)首先進(jìn)入數(shù)據(jù)輸入選擇電路，在輸入選擇信號(hào)的控制下只選通一路數(shù)據(jù)進(jìn)入到鎖存電路，也就是說同一時(shí)刻有且只有一路數(shù)據(jù)能進(jìn)入主從型D觸發(fā)器。之后數(shù)據(jù)在時(shí)鐘信號(hào)的控制下由主鎖存器流入從鎖存器，并輸出給后續(xù)電路，實(shí)現(xiàn)主從型D觸發(fā)器的復(fù)用。
[0015]因此，本發(fā)明占用了比傳輸門更小的版圖面積，減小了寄生電容，提升了電路響應(yīng)速度。
【附圖說明】
[0016]圖1為傳統(tǒng)的主從型D觸發(fā)器示意圖；
圖2為本發(fā)明復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器示意圖；
圖3為本發(fā)明復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器邏輯示意圖；
圖4為本發(fā)明工作狀態(tài)時(shí)的時(shí)序圖。
[0017]附圖標(biāo)記說明:PM1~PM14—第一PMOS 管 ~ 第十四 PM0S 管，NM1~NM14—第一 NM0S管~第十四NM0S管，D、D0—第一數(shù)據(jù)輸入端，D1—第二數(shù)據(jù)輸入端，QN、Q—數(shù)據(jù)輸出端，CK一時(shí)鐘輸入端，CKN—時(shí)鐘的反相信號(hào)，S—數(shù)據(jù)選擇控制輸入端，SN—數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)。
【具體實(shí)施方式】
[0018]以下將結(jié)合附圖對本發(fā)明的具體實(shí)施進(jìn)行詳細(xì)說明。
[0019]請參閱圖2，圖2為復(fù)用兩數(shù)據(jù)輸入主從型D觸發(fā)器的示意圖，包括:數(shù)據(jù)輸入選擇電路、主鎖存電路和從鎖存電路。
[0020]所述的數(shù)據(jù)輸入選擇電路由第一 PM0S管?第五PM0S管及第一 NM0S管?第五NM0S管組成，其中第一 PM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)，源極接電源，漏極接第三PM0S管的源極；第三PM0S管的柵極接第二數(shù)據(jù)輸入端，漏極接第五PM0S管的源極；第二 PM0S管的柵極接第一數(shù)據(jù)輸入端，源極接電源，漏極接第四PM0S管的源極；第四PM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)，漏極接第五PM0S管的源極?’第五PM0S管的柵極接時(shí)鐘信號(hào)，漏極接第五NM0S管的漏極；第五NM0S管的柵極接時(shí)鐘信號(hào)的反相信號(hào)，源極接第三NM0S管的漏極；第三NM0S管的柵極接第二數(shù)據(jù)輸入端，源極接第一 NM0S管的漏極；第一NM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)的反相信號(hào)，源極接地；第四NM0S管的柵極接數(shù)據(jù)選擇控制信號(hào)，漏極接第三NM0S管的漏極，源極接第二 NM0S管的漏極；第二 NM0S管的柵極接第一數(shù)據(jù)輸入端，源極接地。
[0021]所述的主鎖存電路由第六PM0S管?第八PM0S管及第六NM0S管?第八NM0S管組成，其中第六NM0S管的柵極接第八PM0S管的漏極，源極接電源，漏極接第七PM0S管的源極；第七PM0S管的柵極接時(shí)鐘信號(hào)的反相信號(hào)，漏極接第五NM0S管的漏極；第七NM0S管的柵極接時(shí)鐘信號(hào)，漏極接第五NM0S管的漏極，源極接第六NM0S管的漏極；第六NM0S管的柵極接第八PM0S管的漏極，源極接地；第八PM0S管的柵極接第五NM0S