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一種可實現(xiàn)壓控振蕩器全工作電壓范圍振蕩的偏置電路的制作方法

文檔序號:8284295閱讀:1276來源:國知局
一種可實現(xiàn)壓控振蕩器全工作電壓范圍振蕩的偏置電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明主要涉及CMOS集成電路領(lǐng)域中降低RC壓控振蕩器VCO(Voltage ControlOscillator)增益的偏置電路,尤其是涉及到一種可實現(xiàn)VCO從O到VDD全工作電壓范圍振蕩的偏置電路。
【背景技術(shù)】
[0002]鎖相環(huán)PLL(Phase-Locked Loop)廣泛應(yīng)用于頻率的調(diào)制和調(diào)解、數(shù)據(jù)時鐘恢復(fù)、高速時鐘信號產(chǎn)生器、時鐘信號的抖動消除和頻率合成器等領(lǐng)域。在上述的應(yīng)用領(lǐng)域中,PLL抖動性能的優(yōu)劣直接影響到整個電子系統(tǒng)的性能。相關(guān)研宄表明,PLL抖動主要來源于輸入?yún)⒖紩r鐘的噪聲、電源和地的噪聲,電荷泵的失配。
[0003]PLL的通用結(jié)構(gòu)如圖1所示,工作原理如下:壓控振蕩器(VCO)的輸出時鐘經(jīng)過分頻器(DIV)進行分頻,產(chǎn)生的低頻信號與晶振電路產(chǎn)生的一個高穩(wěn)定參考時鐘信號進入鑒頻鑒相器(PFD)進行比較,PFD鑒別二者的相位差,并將其轉(zhuǎn)化為關(guān)于時間的脈沖控制信號,根據(jù)經(jīng)過DIV分頻的VCO輸出時鐘是超前還是滯后于晶振產(chǎn)生的參考時鐘頻率,來控制電荷泵(CP)給低通濾波器(LPF)的電容Cl放電或者充電相應(yīng)的時間,放電或者充電的結(jié)果導(dǎo)致Vc電壓的降低或者升高,Vc電壓通過VCO偏置電路的調(diào)整,產(chǎn)生vbp和vbn,這兩個信號控制VCO延遲單元的負(fù)載和尾電流源,從而控制壓控振蕩器的振蕩頻率降低或者升高,最后通過差分轉(zhuǎn)單端電路將VCO延遲單元產(chǎn)生的差分信號轉(zhuǎn)換為單端輸出,這個單端輸出信號便是VCO的輸出時鐘信號PLL_out,該信號便再次通過DIV分頻與晶振電路產(chǎn)生的參考時鐘通過PFD進行比較。如此反復(fù),直到分頻后的信號與晶振電路產(chǎn)生的參考時鐘相位一致,便完成了穩(wěn)定時鐘的產(chǎn)生,此時VCO的輸出便穩(wěn)定在需要的高質(zhì)量時鐘頻率上。
[0004]VCO作為PLL的核心部件,其性能的優(yōu)劣直接影響到PLL的輸出抖動性能。VCO的輸出頻率抖動性能主要取決于兩個方面:vco對內(nèi)部噪聲的抑制能力和VCO對外部噪聲的抑制能力。對于外部噪聲的抑制主要體現(xiàn)在對電源噪聲的抑制和對電荷泵失配效應(yīng)的抑制。
[0005]采用差分延遲單元的VCO結(jié)構(gòu)可以降低輸出頻率對電源噪聲的敏感性,如圖1中的壓控振蕩器延遲單元VC0_Delay_Cell結(jié)構(gòu),但是這種結(jié)構(gòu)并不能降低輸出時鐘頻率對電荷泵失配的敏感性。通過降低VCO的增益Kvco,可以降低VCO輸出頻率對電荷泵失配的敏感性,因為電壓波動△ V導(dǎo)致的VCO輸出頻率變化為AV與Kvco的乘積,所以相同的Λ V,Kvco越小VCO受控制電壓波動的影響越小。Kvco是指VCO的輸出頻率與控制電壓在某個很小范圍內(nèi)的一個比值。隨著工藝不斷縮小導(dǎo)致電源電壓不斷降低,VCO的增益Kvco越來越大,PLL輸出頻率對VCO控制電壓紋波抑制能力也越來越弱。
[0006]在中心頻率已知的情況下,降低Kvco值的措施有如下兩種:①增大延遲單元的尺寸,即增大圖1中VC0_Delay_Cell晶體管的尺寸,從而增大負(fù)載電阻和相鄰兩級之間的寄生電容使每一級延遲增大,最終導(dǎo)致Kvco值降低?;蛘咴黾友舆t單元級數(shù),即增加圖1中VC0_Delay_Cell的個數(shù),直接降低VCO的振蕩頻率,從而降低Kvco值。②調(diào)節(jié)控制電壓Vc與vbp和vbn之間的關(guān)系,使控制VCO振蕩的Vc電壓范圍增大,從而在VCO振蕩頻率范圍不變的情況下降低Kvco。實踐證明:通過改變延遲單元的尺寸來降低Kvco值的效果不明顯。通常VCO偏置電路所轉(zhuǎn)換的vbp和vbn信號范圍都是[0,VDD],而實際VCO振蕩卻會使vbn和vbp分別損失一個電壓閾值,因為vbn和vbp分別控制源端接地的NMOS管和源端接VDD的PMOS管,這樣相當(dāng)于VCO振蕩的控制電壓范圍比VDD小一個閾值,圖6 (a)所示為損失一個閾值的“控制電壓-振蕩頻率”曲線,如圖6(b)所示為沒有損失一個閾值的“控制電壓-振蕩頻率”曲線,很明顯,在需要相同振蕩頻率范圍的情況下,由于圖6(a)的控制電壓范圍較小,使得曲線的斜率較大,在“控制電壓-振蕩頻率”曲線中曲線的斜率就是VCO的增益Kvco。圖6(c)是目前最常用的VCO偏置電路功能曲線,很明顯在Vc在OV附近時,vbn也在OV附近,vbp在VDD附近,此時由于vbn和vbp所控制的管子沒有正常導(dǎo)通工作(導(dǎo)通需要柵源電壓大于閾值電壓),所以VCO并沒有振蕩,直到Vbn和Vbp滿足它們分別控制的管子導(dǎo)通,VCO才開始振蕩,因此VCO可以振蕩的控制電壓范圍比VDD損失了一個閾值,該閾值是指MOS管導(dǎo)通需要的柵源電壓。因此,如何降低VCO的增益Kvco,提供一種使Vc在整個VDD范圍都振蕩的偏置電路,是本領(lǐng)域技術(shù)極為關(guān)注的技術(shù)問題。目前沒有公開文獻涉及使Vc在整個VDD范圍都振蕩的偏置電路。

【發(fā)明內(nèi)容】

[0007]本發(fā)明要解決的技術(shù)問題是,針對目前工藝不斷縮小,電源電壓不斷降低,VCO增益Kvco越來越大,從而導(dǎo)致PLL輸出頻率受VCO控制電壓紋波的影響越來越大的問題,提供一種可實現(xiàn)VCO控制電壓Vc從O到VDD全工作電壓范圍內(nèi)都振蕩的偏置電路,它由于在VCO振蕩頻率范圍不變的情況下增大了控制電壓的范圍,從而在很大程度上降低了 VCO的增益Kvco。
[0008]本發(fā)明由啟動電路、第一級偏置電路和第二級偏置電路組成。
[0009]本發(fā)明有一個輸入端和兩個輸出端。一個輸入端與鎖相環(huán)中低通濾波器的輸出端相連,從鎖相環(huán)濾波器接收Vc電壓;兩個輸出端與VCO延遲單元的兩個輸入端相連,分別向VCO延遲單元輸出模擬電壓vbp和vbn,vbp和vbn為一對斜率變化趨勢相反的模擬電壓。
[0010]第一級偏置電路有兩個輸入端和一個輸出端,一個輸入端從PLL的濾波器模塊接收Vc電壓、另一個輸入端接受啟動電路的輸出電壓Init,輸出端輸出vbp電壓。第一級偏置電路由五個PMOS管(即第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管和第五PMOS管)、五個NMOS管(即第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管和第五NMOS管)和一個電容器件(即第一電容)組成。第一級偏置電路所有PMOS管的襯底連接電源VDD,所有NMOS管的襯底連接地VSS。第一 PMOS管的柵極Pgl連接第一 PMOS管的漏極Pdl、第一 NMOS的漏極Ndl、第三NMOS的漏極Nd3和第三PMOS管的柵極Pg3 ;第二 PMOS管的柵極Pg2作為輸入端從低通濾波器的輸出接收Vc電壓,漏極Pd2連接第二 NMOS管的漏極Nd2和第四PMOS管的柵極Pg4 ;第三PMOS管的柵極Pg3連接第一 PMOS管的柵極Pgl和漏極Pdl、第一 NMOS的漏極Ndl和第三NMOS的漏極Nd3,漏極Pd3連接第四PMOS管的源極Ps4和第五PMOS管的源極Ps5 ;第四PMOS管的柵極Pg4連接第二 PMOS管的漏極Pd2和第二 NMOS管的漏極Nd2,漏極Pd4連接第四NMOS管的漏極Nd4和柵極Ng4、第五NMOS管的柵極Ng5,源極Ps4連接第三PMOS管的漏極Pd3和第五PMOS管的源極Ps5 ;第五PMOS管的柵極Pg5作為輸入端接收Vc電壓,漏極Pd5連接第五NMOS管的漏極Nd5、第一電容的Cal信號端、第一 NMOS管的柵極Ngl和第二 NMOS管的柵極Ng2,并作為輸出端輸出vbp電壓,源極Ps5連接第三PMOS管的漏極Pd3和第四PMOS管的源極Ps4 ;第三NMOS管的柵極Ng3接收啟動電路的Init電壓,漏極Nd3連接第一 PMOS管的柵極Pgl和漏極Pdl、第一 NMOS的漏極Ndl和第三PMOS管的柵極Pg3 ;第一 NMOS管的柵極Ngl連接第五PMOS管的漏極Pd5、第五NMOS的漏極Nd5、第一電容的Cal信號端和第二 NMOS管的柵極Ng2,漏極Ndl與第三NMOS管的漏極Nd3、第一 PMOS管的漏極Pdl和柵極Pgl、第三PMOS管的柵極Pg3 ;第二 NMOS管的柵極Ng2連接第一 NMOS管的柵極Ngl、第五PMOS管的漏極Pd5、第五NMOS管的漏極Nd5和第一電容的Cal信號端,漏極Nd2連接第二 PMOS管的漏極Pd2和第四PMOS管的柵極Pg4。第四NMOS管的柵極Ng4連接第四NMOS管的漏極Nd4、第四PMOS管的漏極Pd4和第五NMOS管的柵極Ng5,第四NMOS管的漏極Nd4連接Pd4 ?’第五NMOS管柵極Ng5連接第四NMOS管的柵極Ng4和漏極Nd4、第四PMOS管的漏極Pd4,漏極Nd5連接第五PMOS管的漏極Pd5,第一NMOS的柵極Ngl、第二 NMOS管的柵極Ng2和第一電容的Cal信號端;第一 NMOS管的源極Nsl、第二 NMOS管的源極Ns2、第三NMOS管的源極Ns3、第四NMOS管的源極Ns4、第五NMOS管的源極Ns5和第一電容的Cbl信號端接VSS ;第一 PMOS管的源極Psl、第二 PMOS管的源極Ps2和第三PMOS管的源極Ps3接VDD。
[0011 ] 第二級偏置電路有兩個輸入端和一個輸出端,一個輸入端與第一級偏置電路輸出端相連,接收Vbp電壓;另一個輸入端與啟動電路輸出端相連,接收Init電壓,輸出端輸出vbn電壓。第二級偏置電路也由五個PMOS管(即第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管和第十PMOS管)、五個NMOS管(即第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管)和一個電容器件(即第二電容)組成。第二級偏置電路所有PMOS管的襯底連接電源VDD,所有NMOS管的襯底連接地VSS。第六PMOS管的柵極Pg6連接第六PMOS管的漏極Pd6、第六NMOS的漏極Nd6、第八NMOS的漏極Nd8和第八PMOS管的柵極Pg8 ;第七PMOS管的柵極Pg7作為輸入端接收vbp電壓,漏極Pd7連接第七NMOS管的漏極Nd7和第九PMOS管的柵極Pg9 ;第八PMOS管的柵極Pg8連接第六PMOS管的柵極Pg6和漏極Pd6、第六NMOS的漏極Nd6和第八NMOS的漏極Nd8,漏極Pd8連接第九PMOS管的源極Ps9和第十PMOS管的源極PslO ;第九PMOS管的柵極Pg9連接第七PMOS管的漏極Pd7和第七NMOS管的漏極Nd7,漏極Pd9連接第九匪OS管的漏極Nd9和柵極Ng9、第十NMOS管的柵極NglO,源極Ps9連接第八PMOS管的漏極Pd8和第十PMOS管的源極PslO ;第十PMOS管的柵極PglO作為輸入端接收vbp電壓,漏極PdlO連接第十NMOS管的漏極NdlO、第二電容的Ca2信號端、第六NMOS的柵極Ng6和第七NMOS管的柵極Ng7,并作為輸出端輸出vbn電
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