專利名稱：同步延遲電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種同步延遲電路，特別是涉及通過抑制抖動的增加，而減少延遲電路陣列中的延遲電路級數(shù)的同步延遲電路。
作為本發(fā)明所針對的同步延遲電路的背景，將參考

圖1敘述一種電路，但這只是說明根據(jù)本發(fā)明的同步延遲電路的一個實施例，這個電路用于產(chǎn)生與外部時鐘同步的內(nèi)部時鐘，其方法是使用一個延遲電路陣列測量時間差，使用另一個延遲電路陣列再現(xiàn)與所測時間差相應(yīng)的延遲時間。
參考圖1，所示電路包括用于測量時間差的延遲電路陣列101，用于再現(xiàn)與所測時間差相應(yīng)的延遲時間的另一個延遲電路陣列102，用于接收外部時鐘106的輸入緩沖器103，用于輸出內(nèi)部時鐘107的時鐘驅(qū)動器104，以及仿真延遲電路105，它具有相應(yīng)于輸入緩沖器103延遲時間“td1”和時鐘驅(qū)動器104延遲電路“td2”的總和延遲時間。
延遲電路陣列101和延遲電路陣列102的位置彼此平行，但在同步延遲電路宏觀結(jié)構(gòu)108中具有彼此相反的信號傳播方向。仿真延遲電路105包括輸入緩沖仿真105A，它的電路結(jié)構(gòu)完全與輸入緩沖器103的電路相同(所以具有延遲時間“td1”)，和用與時鐘驅(qū)動器104相同的電路構(gòu)成的時鐘驅(qū)動仿真105B(所以具有延遲時間“td2”)。引入的外部時鐘(具有周期tCK)經(jīng)過輸入緩沖器103(延遲時間＝td1)，仿真延遲電路(延遲時間＝td1+td2)，同步延遲電路宏觀結(jié)構(gòu)108(延遲時間＝2×{tCK-(td1+td2)})，和時鐘驅(qū)動器104(延遲時間＝td2)，從而使外部時鐘作為內(nèi)部時鐘107輸出。因此，內(nèi)部時鐘107具有2tCK的延遲時間。
在同步延遲電路中，由于延遲量tv＝tCK-(td1+td2)是在已知輸入信號從哪個位置進入延遲電路陣列101的情況下測量的，假定整個延遲電路陣列101的延遲時間是tDL，則可操作周期tCK的最大值變成td1+td2+tDL。
這里，因為延遲時間td1和td2由輸入緩沖器103和時鐘驅(qū)動器104決定，所以時鐘周期tCK的最大值由tDL決定。
另一方面，延遲電路陣列在同步延遲電路占據(jù)的面積大。所以，需要通過減少延遲電路陣列中的延遲電路陣列中的延遲電路的級數(shù)以減少延遲電路陣列面積，同時確保最大的延遲時間tDL。
例如，在現(xiàn)有技術(shù)中，在Y.OKAJIMA等“Digital Delay Locked Loopand Design Technigue for High-Speed Srnchronous Interface”(“高速同步接口用的數(shù)字延遲鎖定環(huán)路及設(shè)計技術(shù)”)，IEICETRANS.ELECTRON.，E79-C卷，No.6，1996年6月，798-807頁(它的內(nèi)容作為一個整體被參考并入本申請)所披露的延遲電路，如果想要增加每個單元延遲電路級的延遲時間，就要考慮在單元延遲電路中加上電容器1309，如圖14所示。圖14舉例說明圖1所示的每個延遲電路陣列101和102的一個單元延遲電路。
簡單地說，延遲電路陣列101的單元延遲電路標(biāo)以參考號碼1，并由包括兩個P-溝道MOS晶體管1301和1302的時鐘控制的反相器，以及以指定的次序串接在高壓電源線VDD和地GND之間的兩個N-溝道MOS晶體管1303和1304組成。延遲電路陣列102的單元延遲電路標(biāo)以參考號碼2，并由包括兩個P-溝道MOS晶體管1305和1306的時鐘控制的反相器，以及以指定的次序串接在高壓電源線VDD和地GND之間的兩個N-溝道MOS晶體管1307和1308組成。電容器1309被連接至單元延遲電路1的輸出和單元延遲電路2之間的連接節(jié)點。利用這個添加的電容器，有可能增加單元延遲電路的延遲時間，所以，有可能減少延遲電路陣列中的延遲電路級的數(shù)目。
但是，如果通過在每個級聯(lián)連接的單元延遲電路的輸出端加上電容器而使單元延遲電路的延遲電路增加，卻又碰到另一個問題，即抖動增加，如圖7所示。
這個原因說明如下抖動正比于經(jīng)過包括在延遲電路中的P-溝道MOS晶體管的充電時間，和經(jīng)過包括在延遲電路中的N-溝道MOS晶體管的放電時間之間的差。所以，如果電容器如圖14所示那樣加在單元延遲電路之間，經(jīng)過P-溝道MOS晶體管的充電時間和經(jīng)過N-溝道MOS晶體管的放電時間各自都會以相同方式增加，其結(jié)果是充電時間和放電時間之間的差相應(yīng)地增加，所以抖動變大。
因此，本發(fā)明的一個目的是提供一種同步延遲電路，它解決了現(xiàn)有技術(shù)的上述問題。
本發(fā)明的另一個目的是提供一種同步延遲電路，這種電路通過抑制抖動的增加，使得延遲電路陣列中的延遲電路的級數(shù)減少。
利用根據(jù)本發(fā)明的同步延遲電路，可以達到本發(fā)明的上述的和其他的目的，其中，延遲電路陣列的單元延遲電路由時鐘控制的反相器組成，這種時鐘控制的反相器具有串接插入在輸出節(jié)點充電/放電電流通路中的電流限定裝置。
在根據(jù)本發(fā)明的同步延遲電路的一個優(yōu)選實施例中，被包括在一個延遲電路陣列中的多個單元延遲電路中的每一個，都包括接收輸入信號的CMOS反相器。CMOS反相器的一個P-溝道MOS晶體管、一個由控制信號進行開關(guān)控制的P-溝道MOS開關(guān)晶體管、以及一個限流裝置串接在高壓電源線和單元延遲電路級的輸出節(jié)點之間。CMOS反相器的一個N-溝道MOS晶體管、一個由控制信號的反相信號進行開關(guān)控制的N-溝道MOS開關(guān)晶體管、以及另一個限流裝置串接在地和單元延遲電路極的輸出節(jié)點之間。
特別是，同步延遲電路包括第一延遲電路陣列，其由多個級聯(lián)連接的延遲電路級組成；和第二延遲電路陣列，其由多個級聯(lián)連接的延遲電路組成，它被設(shè)置為使信號傳播方向與第一延遲電路陣列的信號傳播方向相反。第一和第二延遲電路陣列的每個延遲電路級由上述單元延遲電路組成。
通過上面說明的設(shè)置，由于在每個單元延遲電路增加了限流裝置而使每個單元延遲電路的電流驅(qū)動能力減少，每個單元延遲電路的延遲時間可以增加，所以，為得到所要求的延遲時間，在延遲電路陣列中的單元延遲電路的級數(shù)可以減少，從而延遲電路陣列的面積也能夠減少。
在另一方面，由于在每個單元延遲電路增加了限流裝置而使每個單元延遲電路的電流驅(qū)動能力減少，經(jīng)過P-溝道MOS晶體管的充電時間和經(jīng)過N-溝道MOS晶體管的放電時間之間的差不會相對地變大。所以，可防止抖動的增加。
例如，限流裝置可以由串接插入每個單元延遲電路的充電/放電電流通路上的電阻或CMOS傳輸門組成。
在根據(jù)本發(fā)明的同步延遲電路的一個實施例中，延遲電路陣列可以用各由P-溝道MOS晶體管構(gòu)成的多個第一時鐘控制的反相器，和各由N-溝道MOS晶體管構(gòu)成的多個第二時鐘控制的反相器交替級聯(lián)連接而組成，每個時鐘控制的反相器都有串接插入時鐘控制的反相器的充電/放電電流通路上的限流裝置。
在同步延遲電路的這個實施例中，由于在每個單元延遲電路加了限流裝置，而使每個時鐘控制的反相器(單元延遲電路)的電流驅(qū)動能力減小，可以獲得類似的優(yōu)點。
本發(fā)明的上面的和其他的目的、特點和優(yōu)點，根據(jù)下面參考附圖對本發(fā)明的優(yōu)選實施例的描述，將會變得清楚。
圖1說明根據(jù)本發(fā)明的同步延遲電路的總體結(jié)構(gòu)；圖2是說明根據(jù)本發(fā)明的同步延遲電路的第一實施例中的延遲電路陣列的一部分電路圖；圖3是說明圖1所示的同步延遲電路的操作定時圖；圖4說明同步延遲電路中的一對延遲電路陣列的操作；圖5是用以說明同步延遲電路中的一對延遲電路陣列的操作的信號波形圖；圖6說明同步延遲電路中的抖動；圖7圖示說明根據(jù)本發(fā)明同步延遲電路的一個實施例中的抖動和現(xiàn)有技術(shù)中的同步延遲電路中的抖動，作為一個比較的例子；圖8是電路圖，說明根據(jù)本發(fā)明同步延遲電路的第二實施例中的延遲電路陣列的一個部分；圖9是電路圖，說明根據(jù)本發(fā)明同步延遲電路的第三實施例中的延遲電路陣列的一個部分；圖10是電路圖，說明根據(jù)本發(fā)明同步延遲電路的第四實施例中的延遲電路陣列的一部分；圖11是電路圖，說明根據(jù)本發(fā)明同步延遲電路的第五實施例中的延遲電路陣列的一部分；
圖12是電路圖，說明根據(jù)本發(fā)明同步延遲電路的第五實施例修改的延遲電路陣列的一部分；圖13是電路圖，說明根據(jù)本發(fā)明同步延遲電路的第六實施例中的延遲電路陣列的一部分；圖14是電路圖，說明現(xiàn)有技術(shù)的同步延遲電路中的延遲電路陣列的一部分。
參考圖1，它表示的是根據(jù)本發(fā)明的同步延遲電路一個實施例的整體結(jié)構(gòu)。參考圖1，所示同步延遲電路包括輸入緩沖器103，用于接收外部時鐘106；仿真延遲電路105，接收輸入緩沖器103的輸出；延遲電路陣列101，用于接收仿真延遲電路105的輸出，并測量時間差；另一個延遲電路陣列102，它與延遲電路陣列101相連，并用于再現(xiàn)與所測時間差相應(yīng)的延遲時間；以及時鐘驅(qū)動器104，它接收延遲電路陣列102的輸出，并用于輸出內(nèi)部時鐘107。
所示同步延遲電路還包括控制電路109，它接收輸入緩沖器103的輸出，并用于輸出控制時鐘CLK和反相的控制時鐘CLKB至延遲電路陣列101和102。例如，從輸入緩沖器103輸出的外部時鐘106的一對連續(xù)脈沖的第一個脈沖前沿的瞬時至輸入緩沖器103輸出的外部時鐘106的同一對連續(xù)脈沖的第二個脈沖前沿的時刻，控制時鐘CLK呈現(xiàn)低電平，從輸入緩沖器103輸出的外部時鐘106的同一對連續(xù)脈沖第二個脈沖前沿的瞬時至輸入緩沖器103輸出外部時鐘106的下一對連續(xù)脈沖的第一個脈沖前沿的時刻，控制時鐘CLK呈現(xiàn)高電平。反相的控制時鐘CLKB具有與控制時鐘CLK相反的相位。
仿真延遲電路105具有一個對應(yīng)于輸入緩沖器103的延遲時間“td1”與時鐘驅(qū)動器104的延遲時間“td2”之和的延遲時間。為了這個目的，仿真延遲電路105包括輸入緩沖器仿真105A，它的組成與輸入緩沖器103的電路完全相同，因此，具有延遲時間“td1”；和時鐘驅(qū)動器仿真105B，它的組成與時鐘驅(qū)動器104的電路完全相同，因此，具有延遲時間“td2”。
延遲電路陣列101和延遲電路陣列102的位置彼此平行，但在同步延遲電路宏觀結(jié)構(gòu)108中具有彼此相反的信號傳播方向。延遲電路陣列101由多個級聯(lián)連接的單元延遲電路1所組成，其中每個電路1的形成如圖2所示，延遲電路陣列102由多個級聯(lián)連接的單元延遲電路2所組成，其中每個電路2的形成如圖2所示。另外，如圖2所示，延遲電路陣列101中的每個單元延遲電路的輸出被連接到延遲電路陣列102中的一個相應(yīng)的單元延遲電路的輸入，所以在測量信號時間差的時間周期內(nèi)，信號被送進延遲電路陣列101，同樣的信號也被送進延遲電路陣列102以相反的方向傳播，所經(jīng)過的單元延遲電路的數(shù)量與信號在延遲電路陣列101中所經(jīng)過的單元延遲電路的數(shù)量相同。
如在圖2所看到的，延遲電路陣列102的單元延遲電路2被級聯(lián)連接，具有的信號傳播方向與延遲電路陣列101的相反。簡短地說，每個單元延遲電路1和2由時鐘控制的反相器組成，該反相器具有一個串連插接在從高壓電源線到輸出節(jié)點的充電電流通路上的電阻，和另一個串連插接在輸出節(jié)點到地的放電電流通路上的電阻。
具體地說，在所示的第一實施例中，每個單元延遲電路1包括P-溝道MOS晶體管203，具有與輸入節(jié)點Nin1相連的柵極和與輸出節(jié)點Nout1相連的漏極；N-溝道MOS晶體管204，具有與輸入節(jié)點Nin1相連的柵極和與輸出節(jié)點Nout1相連的漏極；開關(guān)P-溝道MOS晶體管202，具有接收控制時鐘CLK的柵極和與P-溝道MOS晶體管203的源極相連的漏極；電阻器201，被連接在P-溝道MOS晶體管202的源極與高壓電源線VDD之間；開關(guān)N-溝道MOS晶體管205，具有接收反相控制的時鐘CLKB的柵極，反相時鐘的相位與控制時鐘CLK的相位相反，和與N-溝道MOS晶體管204的源極相連的漏極；以及電阻器206，被連接在N-溝道MOS晶體管205的源極和地之間。
在另一方面，每個單元延遲電路2包括P-溝道MOS晶體管209，具有與輸入節(jié)點Nin2相連的柵極和與輸出節(jié)點Nout2相連的漏極；N-溝道MOS晶體管210，具有與輸入節(jié)點Nin2相連的柵極和與輸出節(jié)點Nout2相連的漏極；開關(guān)P-溝道MOS晶體管208，具有接收反相控制時鐘CLKB的柵極和與P-溝道MOS晶體管209的源極相連的漏極；電阻器207，被連接在P-溝道MOS晶體管208的源極與高壓電源線VDD之間；開關(guān)N-溝道MOS晶體管211，具有接收控制時鐘CLK的柵極和與N-溝道MOS晶體管210的源極相連的漏極；以及電阻器212，被連接在N-溝道MOS晶體管極211和地之間。
從以上的敘述看到，在每個單元延遲電路1中，CMOS反相器由P-溝道MOS晶體管203和N-溝道MOS晶體管204組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管202和203和N-溝道MOS晶體管204和205組成，而在每個單元延遲電路2中，CMOS反相器由P-溝道MOS晶體管209和N-溝道MOS晶體管210組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管208和209，N-溝道MOS晶體管210和211組成。
每個單元延遲電路1的輸入節(jié)點Nin1被連接至信號在延遲電路陣列101中傳播方向上的前一個單元延遲電路(圖2中未示)的輸出，每個單元延遲電路的輸出節(jié)點Naut1，被連接至在延遲電路陣列101中在信號傳播方向上的下一個單元延遲電路(圖2中未示)的輸入，也被連接至相應(yīng)的延遲電路陣列102中相應(yīng)的單元延遲電路2的輸入節(jié)點Nin2，它的位置從延遲電路陣列101的輸入端和延遲電路102的輸出端算起，與延遲電路陣列101的單元延遲電路的位置相同。每個單元延遲電路2的輸入節(jié)點Nin2，被連接至在延遲電路陣列102中在信號傳播方向上的下一個單元延遲電路(圖2中未表示)的輸出，而單元延遲電路2的輸出節(jié)點Nout2，被連接至在延遲電路陣列102中在信號傳播方向上的下一個單元延遲電路的輸入。
在上述電路中，為了控制信號在延遲電路陣列101和102中的傳播，控制時鐘CLK被提供給P-溝道MOS晶體管202和N-溝道MOS晶體管211作為控制信號，而反相控制時鐘CLKB被提供給N-溝道MOS晶體管205和P-溝道MOS晶體管208作為控制信號。因此，當(dāng)控制時鐘CLK在低電平，而反相控制時鐘CLKB在高電平時，信號按圖1和2中從左至右的方向送進延遲電路陣列101，而不送進延遲電路陣列102。另一方面，當(dāng)控制時鐘CLK在高電平，反相控制時鐘CLKB在低電平時，信號不送進延遲電路陣列101，而按圖1和2中從右至左的方向送進延遲電路陣列102。
現(xiàn)在，對根據(jù)本發(fā)明同步延遲電路的第一實施的操作進行敘述。
為了消除時鐘的失真，這個同步延遲電路利用時鐘是在每個周期tCK被輸入的這個特點。也就是說，可以這樣來設(shè)計，產(chǎn)生延遲時間{tCK-(td1+td2)}，即將它插在具有延遲時間“td1”的輸入緩沖器103與具有延遲時間“td2”的時鐘驅(qū)動器104之間(假定圖1所示仿真延遲電路105在這種情況下被省略)，這樣，總的延遲時間等于時鐘周期tCK[＝td1+{tCK-(td1+td2)}+td2]。結(jié)果，從時鐘驅(qū)動器104輸出的內(nèi)部時鐘107具有與外部時鐘106相同的定時。
參考圖3，它表示的是說明同步延遲電路第一實施例實際操作時序圖。同步延遲電路的操作需要兩個周期，即2tCK。在第一周期中，對依賴于時鐘周期的延遲時間{tCK-(td1+td2)}進行測量，并且對能重新產(chǎn)生所測量的延遲時間{tCK-(td1+td2)}的延遲電路陣列的延遲長度進行確定。在第二周期中，進一步將信號進行所確定的延遲時間{tCK-(td1+td2)}的延遲。
首先，為了測量在第一周期中依賴于時鐘周期的延遲時間{tCK-(td1+td2)}，使用仿真延遲電路105和延遲電路陣列101。
為了這個目的，控制電路109在一個時鐘周期tCK內(nèi)輸出低電平的控制時鐘CLK和高電平的反相時鐘CLKB，該周期是從輸入緩沖器103輸出的外部時鐘106的第一對連續(xù)時鐘脈沖的第一個脈沖前沿的瞬時到輸入緩沖器103輸出的外部時鐘106的第一對連續(xù)時鐘脈沖的第二個脈沖前沿的瞬時。在這個第一周期中，外部時鐘106經(jīng)過仿真延遲電路105和延遲電路陣列101被送進來。
因為仿真延遲電路105具有延遲時間(td1+td2)，所以被輸入到延遲電路陣列101的第一個時鐘脈沖的送進時間變?yōu)閧tCK-(td1+td2)}，而延遲電路陣列102的延遲時間被設(shè)置為等于{tCK-(td1+td2)}，其中信號前沿已送進延遲電路101。這時，已送進延遲電路101的信號前沿被傳送到延遲電路陣列102中相應(yīng)的單元延遲電路的輸入。
因此，在第二周期中，控制電路109在一個時鐘周期tCK內(nèi)，輸出高電平的控制時鐘CLK和低電平的反相控制時鐘CLKB，該周期是從輸入緩沖器103輸出的外部時鐘106第一對連續(xù)時鐘脈沖第二時鐘脈沖前沿的瞬時到輸入緩沖器103輸出的外部時鐘106第二連續(xù)時鐘脈沖的第一個時鐘脈沖前沿的瞬時。結(jié)果，加到延遲電路陣列101的外部時鐘不能再送進延遲電路陣列101，而另一方面，傳送到延遲電路102的外部時鐘經(jīng)過具有{tCK-(td1+td2)}延遲量的延遲電路陣列102以相反的方向傳播，并且進一步通過時鐘驅(qū)動器104，這樣，內(nèi)部時鐘107從時鐘驅(qū)動器104輸出。
也就是，在從輸入緩沖器103輸出第一個時鐘脈沖的瞬時到輸入緩沖器103輸出第二個時鐘脈沖的瞬時，在這個周期內(nèi)，被加到延遲電路陣列101的第一個時鐘脈沖在延遲電路陣列101中已經(jīng)進到對應(yīng)于時間{tCK-(td1+td2)}的位置。在這個位置，第一個時鐘脈沖從延遲電路陣列101被轉(zhuǎn)送到延遲電路陣列102。因此，當(dāng)?shù)谝粋€時鐘脈沖已進入延遲電路陣列102在與延遲電路陣列101中傳播方向相反的方向上傳播，經(jīng)過時間{tCK-(td1+td2)}后，即第一個時鐘脈沖已進入延遲電路陣列101的時間后，第一個時鐘脈沖從延遲電路陣列102輸出。
在上述過程中，能在兩個時鐘周期2tCK內(nèi)，得到?jīng)]有時鐘失真的內(nèi)部時鐘107。但是，如圖3所示，所輸出的每個外部時鐘脈沖106與內(nèi)部時鐘107不同。即外部時鐘106的每兩個連續(xù)時鐘脈沖中的一個被變窄。因此，為了產(chǎn)生與外部時鐘106具有相同重復(fù)頻率的內(nèi)部時鐘。在與外部時鐘同步時，有必要提供兩對延遲電路陣列101和102。在這種情況下，例如，一對延遲電路陣列101和102由控制時鐘CLK驅(qū)動，該控制時鐘具有與加在另一對延遲電路陣列101和102的控制時鐘CLK相反的相位，而兩個延遲電路陣列102的各自的輸出用一個OR門裝置進行合并。
如圖2所示，由于控制時鐘CLK被提供至P-溝道晶體管202和N-溝道晶體管211，控制時鐘CLKB被提供到N-溝道晶體管205和P-溝道晶體管208，當(dāng)控制時鐘CLK處于低電平“L”，且控制時鐘CLKB處于高電平“H”時，外部時鐘的前沿進入延遲電路陣列101，當(dāng)控制時鐘CLK處于高電平“H”，且控制時鐘CLKB處于低電平“L”時，外部時鐘的前沿在相反方向進入延遲電路陣列102。
在被包括在同步延遲電路中的延遲電路陣列101中的測量時間對應(yīng)于前沿的進入時間，而在延遲電路陣列中的再現(xiàn)時間對應(yīng)于前沿在相應(yīng)方向的進入時間。對此將參考圖4和圖5來敘述，圖4說明在同步延遲電路中信號傳播方向相反的一對延遲電路陣列的操作，圖5是用以說明信號傳播方向相反的一對延遲電路陣列的波形圖。
圖4以圖形說明具有彼此相反的信號傳播方向的延遲電路陣列101和102。每個小方塊指示用在每個延遲電路陣列101和102中的一個單元延遲電路。這里，假定每個延遲電路陣列101和102包括“n”個單元延遲電路，加以括號的數(shù)(1)至(n)按照在每個延遲電路陣列101和102中的信號傳播方向的順序給于“n”個單元延遲電路。在延遲電路陣列101中，第一單元延遲電路1(1)的輸入，被連接至延遲電路陣列101的輸入1N。每單元延遲電路1(1)的輸出在節(jié)點N1被連接至第二單元延遲電路1(2)的輸入和延遲電路陣列102的最后一個單元延遲電路2(n)的輸入。第二單元延遲電路1(2)的輸出，在節(jié)點N2被連接至第三單元延遲電路1(3)的輸入和延遲電路陣列102的倒數(shù)第二個單元延遲電路2(n-1)。同樣地，第三單元延遲電路1(3)的輸出，在節(jié)點N3被連接至第四單元延遲電路1(4)的輸入和延遲電路陣列102的第(n-2)個單元延遲電路2(n-2)的輸入，第四單元延遲電路1(4)的輸出，在節(jié)點N4被連接至第五單元延遲電路1(5)的輸入和延遲電路陣列102的第(n-3)個單元延遲電路2(n-3)的輸入。第五單元延遲電路1(5)的輸出，在節(jié)點N5被連接至第六單元延遲電路1(6)的輸入和延遲電路陣列102的第(n-4)個單元延遲電路2(n-4)的輸入，第六單元延遲電路1(6)的輸出，在節(jié)點N6被連接至第七單元延遲電路1(7)的輸入和延遲電路陣列102的第(n-5)個單元延遲電路2(n-5)的輸入，等等。
在另一方面，單元延遲陣列102的最后一個單元延遲電路2(n)被連接至單元延遲陣列102的輸出OUT。最后一個單元延遲電路2(n)的輸入，被連接至倒數(shù)第二個單元延遲電路2(n-1)的輸出，倒數(shù)第二個單元延遲電路2(n-1)的輸入，被連接至第(n-2)個單元延遲電路2(n-2)的輸出。第(n-2)個單元延遲電路2(n-2)的輸入，被連接至第(n-3)個單元延遲電路2(n-3)的輸出。第(n-3)個單元延遲電路2(n-3)的輸入，被連接至第(n-4)個單元延遲電路2(n-4)的輸出。第(n-4)個單元延遲電路2(n-4)的輸入，被連接至第(n-5)個單元延遲電路2(n-5)的輸出.第(n-5)個單元延遲電路2(n-5)的輸入，被連接至第(n-6)個單元延遲電路2(n-6)的輸出，等等。
圖5說明當(dāng)時鐘脈沖前沿已進入圖4中的延遲電路陣列101中的節(jié)點N5，然后在節(jié)點5以相反方向進入延遲電路陣列102時各節(jié)點的波形圖。為簡明起見，節(jié)點N5的波形被省略。圖4中所示的延遲時間tD相應(yīng)于圖5中的tV0。圖4中所示的延遲時間tF相應(yīng)于圖5中的tV1，圖4中所示的延遲時間tB相應(yīng)于圖5中的tV2。
在圖5中，{tV0+tV1}相應(yīng)于測量時間，{tV0+tV2}相應(yīng)于再現(xiàn)時間。如果tV1和tV2不同，則tV1和tV2之間的差變成誤差，其結(jié)果如圖6的示，某種幅度出現(xiàn)周期性的變化(在本說明書中叫做“抖動”)。
在延遲電路陣列中，每個節(jié)點經(jīng)過P-溝道MOS晶體管充電，并經(jīng)過N-溝道晶體管放電。因此，這種抖動依賴于經(jīng)過P-溝道MOS晶體管充電的時間和經(jīng)過N-溝道晶體管放電的時間之間的差。在另一方面，如以上所述，為了減少延遲時間陣列中的單元延遲電路的數(shù)目以達到減小延遲電路陣列的面積，有必要增加延遲電路陣列中的每個單元延遲電路的延遲時間。
這里，將參考圖14對已經(jīng)說明過的現(xiàn)有技術(shù)的結(jié)構(gòu)進行考查，圖中在單元延遲電路的節(jié)點上加了電容1309，為的是增加每一個單元延遲電路的延遲時間。此外，假定在圖14中，P-溝道MOS晶體管的導(dǎo)通電阻為Rp，N-溝道MOS晶體管的導(dǎo)通電阻為Rn，被驅(qū)動的總電容為C，和一個常數(shù)為“a”。在這種情況下，經(jīng)過P-溝道MOS晶體管的充電時間可近似為{a×2Rp×C}，經(jīng)過N-溝道晶體管的放電時間可近似這{a×2Rn×C}。
因此，經(jīng)過P-溝道MOS晶體管的充電時間和經(jīng)過N-溝道晶體管的放電時間之間的差，被表示為{2a×(Rp-Rn)×C}。所以，抖動隨著所加電容的增加而增加。因而如圖7所示，抖動隨著每個單元延遲電路的延遲時間的增加而增加。
在另一方面，在圖2所示的延遲電路中，假定電阻器201，206，207和212(它們每個都起單獨的限流裝置的作用)的電阻為“R”，則經(jīng)過一P-溝道MOS晶體管的充電時間可近似為{a×(2Rp+R)×C}，經(jīng)過N-溝道晶體管的放電時間可近似為{a×(2Rp+R)×C}。因此，經(jīng)過P-溝道MOS晶體管充電時間與經(jīng)過N-溝道晶體管之間的差，被表示為{2a×(Rp-Rn)×C}。
所以，通過增加電阻“R”，有可能增加每個單元延遲電路的延遲時間。但是，因為被驅(qū)動的總電容沒有顯著的增加，所以經(jīng)過P-溝道MOS晶體管的充電時間，與經(jīng)過N-溝道晶體管的放電時間之間的差，不會變大，結(jié)果抖動被抑制，如圖7所示。
在這種連接中，可以考慮增加組成時鐘控制的反相器的MOS晶體管本身的導(dǎo)通電阻，為的是增加充電時間和放電時間。通過例如增加MOS晶體管的選通脈沖寬度可以實現(xiàn)這種方法。但是，這種方法將會引起抖動增大，這與在時鐘控制的反相器的輸出節(jié)點上加電容器的情形類似。其原因是熟悉技術(shù)的人都知道，晶體管的門限，從一個器件和芯片到另一個器件和芯片，差異是不可避免的，這是半導(dǎo)體器件制造過程的變化因素所引起的。因此，基本上不可能使N-溝道MOS晶體管的導(dǎo)通電阻與P-溝道MOS晶體管的導(dǎo)通電阻之間的差(Rp-Rn)完全為0。結(jié)果是，當(dāng)晶體管的導(dǎo)通電阻被增加時，P-溝道MOS晶體管的導(dǎo)通電阻與N-溝道MOS晶體管的導(dǎo)通電阻之間的差(Rp-Rn)將會相應(yīng)地增加，所以，抖動變大。這里，如果導(dǎo)通電阻的增加率以電流驅(qū)動能力放大系數(shù)“α”表示，那么，在圖14所示的時鐘控制的反相器中，經(jīng)過P-溝道MOS晶體管的充電時間，與經(jīng)過N-溝道MOS晶體管的放電時間之間的差Δt可表示為Δt＝{a×2αRp×C}-{a×2αRn×C}＝2a×α(Rp-Rn)×C因此，如果導(dǎo)通電阻被增加，經(jīng)過P-溝道MOS晶體管的充電時間，與經(jīng)過N-溝道MOS晶體管的放電時間之間的差Δt將會相應(yīng)地增加。
參考圖8，所表示的是類似于圖2的電路圖，但說明的是根據(jù)本發(fā)明的同步延遲電路第二實施例中的延遲電路陣列的一部分。
在第二實施例中，延遲電路陣列101中的每個單元延遲電路1包括開關(guān)P-溝道MOS晶體管801，其柵極接收控制時鐘CLK，源極與高壓電源線VDD相連；電阻器802，其一端與P-溝道MOS晶體管801的漏極相連；P-溝道MOS晶體管803，其源極與電阻器802的另一端相連，柵極與輸入節(jié)點Nin1相連，漏極與輸出節(jié)點Nout1相連；電阻器805，其一端與N-溝道MOS晶體管804的源極相連；和開關(guān)N-溝道MOS晶體管806，其柵極接收相位與控制時鐘CLK相反的反向控制時鐘CLKB，漏極與電阻器805的另一端相接，源極與地相連。
在另一方面，延遲電路陣列102中的每個單元延遲電路2包括開關(guān)P-溝道MOS晶體管807，其柵極接收控制時鐘CLKB，源極與高壓電源線VDD相連；電阻器808，其一端與P-溝道MOS晶體管807的漏極相連；P-溝道MOS晶體管809，其柵極與輸入節(jié)點Nin2相連，源極與電阻器808的另一端相連，漏極與輸出節(jié)點Nout2相連；N-溝道MOS晶體管810，其柵極與輸入節(jié)點Nin2相連，漏極與輸出節(jié)點Rout2相連；電阻器811，其一端與N-溝道MOS晶體管810的源極相連；和開關(guān)N-溝道MOS晶體管812，其柵極接收控制時鐘CLK，漏極與電阻器811的另一端相連，源極與地相連。
比較圖2與圖8，可以看出，第二實施例與第一實施例不同只在于電阻器插入的位置。所以，在每個單元延遲電路1中，CMOS反相器由P-溝道MOS晶體管803和N-溝道MOS晶體管804組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管801和803，以及N-溝道MOS晶體管804和806組成，在每個單元延遲電路2中，CMOS反相器由P-溝道MOS晶體管809和N-溝道MOS晶體管810組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管807和809，以及N-溝道MOS晶體管810和812組成。
作為單獨的電流限制裝置，電路器802被插接在CMOS反相器的P-溝道MOS晶體管803與開關(guān)P-溝道MOS晶體管801之間，電阻器805被插接在CMOS反相器的N-溝道MOS晶體管804與開關(guān)N-溝道MOS晶體管806之間。類似地，電阻器808被插接在CMOS反相器的P-溝道MOS晶體管809與開關(guān)P-溝道MOS晶體管807之間，電阻器811被插接在CMOS反相器的N-溝道MOS晶體管810與開關(guān)N-溝道MOS晶體管812之間。
因此，在第二實施例中，通過加進電阻器，有可能增加每個單元延遲電路的延遲時間，而抑制充電時間之間的差量增大。因而，在第二實施例中能獲得與第一實施例所得類似的優(yōu)點。
參考圖9，所示的電路圖類似于圖2，但說明的是根據(jù)本發(fā)明的同步延遲電路第三實施例中的延遲電路陣列的一部分.
在這個第三實施例中，延遲電路陣列101中的每個單元延遲電路1包括開關(guān)P-溝道MOS晶體管901，其柵極接收控制時鐘CLK，源極與高壓電源線VDD相連；P-溝道MOS晶體管902，其柵極與輸入節(jié)點Nin1相連，源極與P-溝道MOS晶體管901的漏極相連；電阻器903，被連接在P-溝道MOS晶體管902的源極與輸出節(jié)點Nout1之間；電阻器904，其一端與輸出節(jié)點Nout1相連；N-溝道MOS晶體管905，其柵極與輸入節(jié)點Nin1相連，漏極與電阻器904的另一端相連；開關(guān)N-溝道MOS晶體管906，其柵極接收與控制時鐘CLK的相位相反的反相控制時鐘CLKB，漏極與N-溝道MOS晶體管905相連，源極與地相連。
在另一方面，延遲電路陣列102中的每個單元延遲電路2包括開關(guān)P-溝道MOS晶體管907，其柵極接收反相控制時鐘CLKB，源極與高壓電源線VDD；P-溝道MOS晶體管908，其柵極與輸入節(jié)點Nin2相連，源極與P-溝道MOS晶體管907的漏極相連；電阻器909，被連接在P-溝道MOS晶體管908的源極和輸出節(jié)點Nout2之間；電阻器910，其一端與輸出節(jié)點Nout2相連；N-溝道MOS晶體管911，其柵極與輸入節(jié)點Nin2，漏極與電阻器910的另一端相連；和開關(guān)N-溝道MOS晶體管912，其柵極接收控制時鐘CLK，漏極與N-溝道MOS晶體管911的源極相連，源極與地相連。
比較圖2與圖9，可以看出，第三實施例與第一實施例的不同只在于電阻器插入的位置。所以在每個單元延遲電路1中，CMOS反相器由P-溝道MOS晶體管902和N-溝道MOS晶體管905組成。包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管901和902，以及N-溝道MOS晶體管905和906組成；在每個單元延遲電路2中，CMOS反相器由P-溝道MOS晶體管908和N-溝道MOS晶體管911組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管901和902，以及N-溝道MOS晶體管911和912組成。
作為單獨的電流限制裝置，電阻器903被插接在CMOS反相器的P-溝道MOS晶體管902和輸出節(jié)點Nout1之間，電阻器904被插接在CMOS反相器的N-溝道MOS晶體管905和輸出節(jié)點Nout1之間。類似地，電阻器909被插接在CMOS反相器的P-溝道MOS晶體管908和輸出節(jié)點Nout2之間，電阻器910被插接在CMOS反相器的N-溝道MOS晶體管911和輸出節(jié)點Nout2之間。
因此，在第三實施例中，通過加進電阻器，有可能增加每個單元延遲電路的延遲時間，而抑制充電時間與放電時間之間的差量增大。因而，在第三實施例中能獲得與第一實施例所得類似的優(yōu)點。
參考圖10，所示的電路圖類似于圖2，但只是說明根據(jù)本發(fā)明的同步延遲電路第四實施例中的延遲電路陣列的一部分。
在這個第四實施例中，延遲電路陣列101中的每個單元延遲電路1包括電阻器1001，其一端與高壓電源線VDD相連；P-溝道MOS晶體管1002，其源極與電阻器1001的另一端相連，柵極與輸入節(jié)點Nin1相連；開關(guān)P-溝道MOS晶體管1003，其柵極接收控制時鐘CLK，源極與P-溝道MOS晶體管1002的漏極相連，漏極與輸出節(jié)點Nout1相連；開關(guān)N-溝道MOS晶體管1004，其柵極接收與控制時鐘CLK相位相反的反相控制時鐘CLKB，漏極與輸出節(jié)點Nout1連接；N-溝道MOS晶體管1005，其柵極與輸入節(jié)點Nin1相連，漏極與N-溝道MOS晶體管1004的源極相連；和電阻器1006，被連接在N-溝道MOS晶體管1005的源極與地之間。
在另一方面，延遲電路陣列2中的每個單元延遲電路包括電阻器1007，其一端與高壓電源線VDD相連；P-溝道MOS晶體管1008，其源極與電阻器1007的另一端相連，柵極與輸入節(jié)點Nin2相連；開關(guān)P-溝道MOS晶體管1009，其柵極接收反相控制時鐘CLKB，源極與P-溝道MOS晶體管1008的漏極相連，漏極與輸出節(jié)點Nout2相連；開關(guān)N-溝道MOS晶體管1010，其柵極接收控制時鐘CLK，漏極與輸出節(jié)點Nout2相連；N-溝道MOS晶體管1011，其柵極與輸入節(jié)點Nin2相連，漏極與N-溝道MOS晶體管1010的源極相連；和電阻器1012，被連接在N-溝道MOS晶體管1011的源極與地之間。
從圖2與圖10之間的比較看出，第四實施例僅是開關(guān)晶體管插入位置與第一實施例不同。因此，在每個單元延遲電路1中，CMOS反相器是由P-溝道MOS晶體管1002和N-溝道MOS晶體管1005組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管1002和1003以及N-溝道MOS晶體管1004和1005組成，在每個單元延遲電路2中，CMOS反相器由P-溝道MOS晶體管1008和N-溝道MOS晶體管1011組成，包括CMOS反相器的時鐘控制的反相器由P-溝道MOS晶體管1008和1009以及N-溝道MOS晶體管1010和1011組成。
作為獨立的電流限制裝置，電阻器1001被插接在CMOS反相器的P-溝道MOS晶體管1002與高壓電源線VDD之間，電阻器1006被插接在CMOS反相器的N-溝道MOS晶體管1005與地之間。類似地，電阻器1007被插接在CMOS反相器的P-溝道MOS晶體管1008與高壓電源線VDD之間，電阻器1012被插接在CMOS反相器的N-溝道MOS晶體管1011和地之間。
因此，在第四實施例中，由于加上電阻器，有可能增加每個單元延遲電路的延遲時間，而抑制充電時間與放電時間之間的差量的增加。因此，在第四實施例中也能夠得到類似于第一實施例所獲得的優(yōu)點。
參考圖11，這里所表示的是說明根據(jù)本發(fā)明的同步延遲電路第五實施例延遲電路陣列的一部分的電路圖。圖11表示延遲電路陣列101的兩個單元延遲電路1-1和1-2，以及延遲電路陣列102的兩個單元延遲電路2-1和2-2。
在第五實施例中，每個單元延遲電路1-1和2-1由N-溝道MOS晶體管(不包括P-溝道MOS晶體管)所構(gòu)成的時鐘控制的反相器組成，而每個單元延遲電路1-2和2-2是由P-溝道MOS晶體管(不包括N-溝道MOS晶體管)所構(gòu)成的時鐘控制的反相器組成。
具體地說，單元延遲電路1-1包括N-溝道MOS晶體管反相器1104，該晶體管具有與輸入節(jié)點Nin11相連的柵極和與輸出節(jié)點Nout11相連的漏極；開關(guān)N-溝道MOS晶體管1105，具有接收反相控制時鐘CLKB的柵極，和與N-溝道MOS晶體管1104的源極相連的漏極；以及電阻器1106，被連接在N-溝道MOS晶體管1105的源極與地之間。單元延遲電路1-2包括電阻器1101，其一端與高壓電源線VDD相連；開關(guān)P-溝道MOS晶體管1102，具有接收控制時鐘CLK的柵極，和與電阻器1101另一端相連的源極；以及反相器P-溝道MOS晶體管1103反相器，具有與輸入節(jié)點Nin12相連的柵極，與輸出節(jié)點Nout12相連的漏極，和與開關(guān)P-溝道MOS晶體管1102的漏極相連的源極。
單元延遲電路2-1包括反相器N-溝道MOS晶體管1110，具有與輸入節(jié)點Nin21相連的柵極和與輸出節(jié)點Nout21相連的漏極；開關(guān)N-溝道MOS晶體管1111，具有接收控制時鐘CLK的柵極，和與N-溝道MOS晶體管1110的源極相連的漏極；以及電阻器1112，被連接在N-溝道MOS晶體管1111的源極與地之間。單元延遲電路2-2包括電阻器1107，其一端與高壓電源線VDD相連接；開關(guān)P-溝道MOS晶體管1108，具有接收反相控制時鐘CLKB的柵極，和與電阻器1107的另一端相連的源極；以及反相器P-溝道MOS晶體管1109，具有與輸入節(jié)點Nin22相連的柵極，與輸出節(jié)點Nout22相連的漏極，和與開關(guān)P-溝道MOS晶體管1108漏極相連的源極。
此外，由N-溝道MOS晶體管組成的單元延遲電路1-1的輸出節(jié)點Nout11被連接至同一延遲電路陣列101中由P-溝道MOS晶體管組成的單元延遲電路1-2的輸入節(jié)點Nin12，也被連接至延遲電路陣列102中單元延遲電路2-1的輸入節(jié)點Nin21。由P-溝道MOS晶體管組成的單元延遲電路1-2的輸出節(jié)點Nout12被連接至下一個單元延遲電路(圖11未示)的輸入節(jié)點，該單元延遲電路位置在同一延遲電路陣列101中，并且由N-溝道MOS晶體管所組成，也被連接至延遲電路陣列102中單元延遲電路2-2的輸入節(jié)點Nin22。也就是說，每個延遲電路陣列101和102由交替地級聯(lián)連接的多個N-溝道MOS晶體管形成的單元延遲電路(如單元延遲電路1-1和2-1和多個P-溝道MOS晶體管形成的單元延遲電路(如單元延遲電路1-2和2-2)所組成。在這種結(jié)構(gòu)中，從延遲電路陣列的一個單元延遲電路向下一個單元延遲電路傳播信號時，在上升沿或下降沿中，只能使用其中的一個。例如，在圖11中，在從單元延遲電路1-1向單元延遲電路1-2傳播信號中僅使用其下降沿，另一方面，在從單元延遲電路2-2向單元延遲電路2-1傳播信號中僅使用其上升沿。利用這樣的安排，延遲電路陣列所需要的電路元件數(shù)目可以被減少一半。
在第五實施例中，由于加上電阻器，有可能增加每個單元延遲電路的延遲時間，而抑制充電時間和放電時間之間差量的增加，在第五實施例中也能獲得類似于第一實施例所得到的優(yōu)點。
參考圖12，所表示的是說明圖11所示同步延遲電路第五實施例修改過的延遲電路陣列的一部分的電路圖。在圖12中，與圖11中相應(yīng)的組成部分被給予相同的參考標(biāo)號，并為簡單起見省略對它們的解釋。
從圖11和圖12的比較可以看出，圖12中所示的修改與圖11中所示的同步延遲電路和第五實施例的不同之處僅在于在每個單元延遲電路的NMOS或PMOS時鐘控制的反相器中，倒相晶體管和與其相連的開關(guān)晶體管交換了位置。所以，能獲得類似于第五實施例所得到的優(yōu)點。
另外，類似于圖8或9所示的實施例，這個第五實施例也能更換每個電阻器的位置。
參考圖13，這里所示的電路圖類似于圖2，但僅說明根據(jù)本發(fā)明同步延遲電路的第六實施例中延遲電路陣列的一部分。
具體地說，在所示第六實施例中，延遲電路陣列101中的每個單元延遲電路1包括由P-溝道MOS晶體管1201和N-溝道MOS晶體管1202組成的CMOS傳輸門，晶體管1201具有與高壓電源線VDD相連的源極，和接收控制電壓VP的柵極，晶體管1202具有與高壓電源線VDD相連的漏極，接收控制電壓VN的柵極，和與P-溝道MOS晶體管1201的漏極相連的源極；P-溝道MOS晶體管1203，它具有接收控制時鐘CLK的柵極，和與P-溝道MOS晶體管1201的漏極相連的源極；P-溝道MOS晶體管1204，它具有與輸入節(jié)點Nin1相連的柵極，與輸出節(jié)點Nout1相連的漏極，和與P-溝道MOS晶體管1203的漏極相連的源極；N-溝道MOS晶體管1205，它具有與輸入節(jié)點Nin1相連的柵極，與輸出節(jié)點Nout1相連的漏極；P-溝道MOS晶體管1206，它具有接收反相控制時鐘CLKB的柵極，和與P-溝道MOS晶體管1205源極相連的漏極；以及另一個由P-溝道MOS晶體管1207和N-溝道MOS晶體管1208組成的CMOS傳輸門，晶體管1207具有與N-溝道MOS晶體管1206的源極相連的源極，與地相連的漏極，和接收控制電壓VP的柵極；晶體管1208具有與P-溝道MOS晶體管1207的源極相連的漏極，與地相連的源極，和接收控制電壓VN的柵極。
在另一方面，延遲電路陣列102中的每個單元延遲電路2包括由P-溝道MOS晶體管1209和N-溝道MOS晶體管1210組成的CMOS傳輸門，晶體管1209具有與高壓電源線VDD相連的源極，和接收控制電壓VP的柵極；晶體管1210具有與高壓電源線VDD相連的漏極，接收控制電壓VN的柵極，和與P-溝道MOS晶體管1209的漏極相連的源極；P-溝道MOS晶體管1211，它具有接收反相控制時鐘CLKB的柵極，和與P-溝道MOS晶體管1209的漏極相連的源極；P-溝道MOS晶體管1212，它具有與輸入節(jié)點Nin2相連的柵極，與輸出節(jié)點Rout2相連的漏極，和與P-溝道MOS晶體管1211的漏極相連的源極；N-溝道MOS晶體管1213，它具有與輸入節(jié)點Nin2相連的柵極，與輸出節(jié)點Nout2相連的漏極；P-溝道MOS晶體管1214，它具有接收控制時鐘CLK的柵極，和與P-溝道MOS晶體管1213的源極相連的漏極；以及另一個由P-溝道MOS晶體管1215和N-溝道MOS晶體管1216組成的CMOS傳輸門，晶體管1215具有與N-溝道MOS晶體管1214的源極相連的源極，與地相連的漏極，和接收控制電壓VP的柵極，晶體管1216具有與P-溝道MOS晶體管1215的源極相連的漏極，與地相連的源極，和接收控制電壓VN的柵極。
從圖2和圖13的比較可以看出，第六實施例與第一實施例的不同僅在于在第一實施例的每個單元延遲電路中的每個電阻器被CMOS傳輸門所代替。在這個第六實施例中，通過對提供給CMOS傳輸門的P-溝道MOS晶體管1201、1207、1209和1215的控制電壓VP，和提供給CMOS傳輸門的P-溝道MOS晶體管1202、1208、1210和1216的控制電壓VN進行控制，每個CMOS傳輸門能具有可控的導(dǎo)通電阻，與半導(dǎo)體器件制造過程中的不可避免的變化因素?zé)o關(guān)。因此，CMOS傳輸門起單獨的電流限制裝置的作用，能得到與第一至第五實施例中的插入電阻器類似的效果。所以，有可能增加每一個單元延遲電路的延遲時間，而抑制充電時間和放電時間之間差量的增加。于是，能獲得類似于第一實施例所得到的優(yōu)點。
另外，在圖8、9和10所示的每個實施例中，每個電阻器都能用CMOS傳輸門代替，如在這個第六實施例中那樣。在這種情況下，可獲得類似的優(yōu)點。再有，在第五實施例中的每個電阻器可以用CMOS傳輸門代替，如在這個第六實施例中那樣。
從上面可以看出，根據(jù)本發(fā)明，為獲得所要求的延遲時間而需要的延遲電路陣列的面積能被減少，而使抖動的增加變至最小。這是由于在同步延遲電路中組成每個單元延遲電路的時鐘控制的反相器的輸出節(jié)點充電/放電電流通路中，串接加入例如電阻器這樣的單獨的電流限制裝置，使每個單元延遲電路中的電流驅(qū)動能力被減少。
至此，本發(fā)明已被展露并參考具體實施例被描述。但是，應(yīng)當(dāng)指出，本發(fā)明決不局限于所說明的結(jié)構(gòu)細節(jié)，而在所附權(quán)利要求的范圍內(nèi)是能夠作出變形和改動的。
權(quán)利要求
1.一種同步延遲電路，其特征在于，其中延遲電路陣列中的單元延遲電路由時鐘控制的反相器組成，所述時鐘控制的反相器具有串連插入在節(jié)點的充電/放電電流通路中的電流限制裝置。
2.根據(jù)權(quán)利要求1所述的同步延遲電路，其特征在于，其中所述電流限制裝置由電阻器構(gòu)成。
3.根據(jù)權(quán)利要求1所述的同步延遲電路，其特征在于，其中所述電流限制裝置由具有接收控制電壓的柵極的CMOS傳輸門構(gòu)成。
4.一種同步延遲電路，其特征在于，包括由多個級聯(lián)連接的單元延遲電路組成的延遲電路陣列，所述多個中的每個單元延遲電路包括接收輸入信號的倒相晶體管、由控制信號控制開/關(guān)的開關(guān)晶體管和電流限制裝置，它們被串接在用于所述單元延遲電路的輸出節(jié)點充電和放電的電流通路中。
5.根據(jù)權(quán)利要求4所述的同步延遲電路，其特征在于，其中所述電流限制裝置由電阻器構(gòu)成。
6.根據(jù)權(quán)利要求4所述的同步延遲電路，其特征在于，其中所述電流限制裝置由具有接收控制電壓的柵極的CMOS傳輸門構(gòu)成。
7.根據(jù)權(quán)利要求4所述的同步延遲電路，其特征在于，其中所述倒相晶體管由具有接收所述輸入信號的柵極的P-溝道MOS晶體管形成，所述開關(guān)晶體管由具有接收所述輸入信號的柵極的P-溝道MOS開關(guān)晶體管形成，其中所述電流限制裝置，所述倒相晶體管的所述P-溝道MOS晶體管和所述P-溝道MOS開關(guān)晶體管被串接在高壓電源線與所述單元延遲電路的所述輸出節(jié)點之間。
8.根據(jù)權(quán)利要求7所述的同步延遲電路，其特征在于，其中所述電流限制裝置由電阻器構(gòu)成。
9.根據(jù)權(quán)利要求7所述的同步延遲電路，其特征在于，其中所述電流限制裝置由具有接收控制電壓的柵極的CMOS傳輸門形成。
10.根據(jù)權(quán)利要求4所述的同步延遲電路，其特征在于，其中所述倒相晶體管由具有接收所述輸入信號的柵極的N-溝道MOS晶體管構(gòu)成，所述開關(guān)晶體管由具有接收所述控制信號的柵極的N-溝道MOS開關(guān)晶體管構(gòu)成，其中所述電流限制裝置，所述倒相晶體管的所述N-溝道MOS晶體管和所述N-溝道MOS開關(guān)晶體管被串接在所述地與所述單元延遲電路的所述輸出節(jié)點之間。
11.根據(jù)權(quán)利要求10所述的同步延遲電路，其特征在于，其中所述電流限制裝置由電阻器構(gòu)成。
12.根據(jù)權(quán)利要求10所述的同步延遲電路，其特征在于，其中所述電流限制裝置由具有接收控制電壓的柵極的CMOS傳輸門形成。
13.根據(jù)權(quán)利要求4中所述的同步延遲電路，其特征在于，其中所述多個級聯(lián)連接的單元延遲電路是通過將多個每個都由P-溝道MOS晶體管而不包括N-溝道MOS晶體管所組成的第一時鐘控制的反相器，和多個每個都由N-溝道MOS晶體管而不包括P-溝道MOS晶體管所組成的第二時鐘控制的反相器，交替地級聯(lián)連接起來組成的，其中，在每個所述第一時鐘控制的反相器中組成反相器的P-溝道MOS晶體管、開關(guān)P-溝道MOS晶體管和第一電流限制裝置被串接在高壓電源線與所述第一時鐘控制的反相器的輸出節(jié)點之間，在每個所述第二時鐘控制的反相器中組成反相器的N-溝道MOS晶體管、開關(guān)N-溝道MOS晶體管和第二電流限制裝置被串接在地與所述第二時鐘控制的反相器的輸出節(jié)點之間。
14.根據(jù)權(quán)利要求13所述的同步延遲電路，其特征在于，其中所述電流限制裝置由電阻器構(gòu)成。
15.根據(jù)權(quán)利要求14所述的同步延遲電路，其特征在于，其中所述電流限制裝置由具有接收控制電壓的柵極的CMOS傳輸門構(gòu)成。
16.一種同步延遲電路，包括由多個級聯(lián)連接的單元延遲電路組成的第一延遲電路陣列，和由多個級聯(lián)連接的單元延遲電路組成的第二延遲電路陣列，第二延遲電路陣列的構(gòu)成使信號在其中的傳播方向與在第一延遲電路陣列中的傳播方向相反，所述第一延遲電路陣列中的所述多個級聯(lián)的每個單元延遲電路的輸出節(jié)點被連接至包括在所述第二延遲電路陣列中的、其位置與所述第一延遲電路陣列中的單元延遲電路的位置相同的相應(yīng)單元延遲電路的輸入節(jié)點，從所述第一延遲電路陣列的輸入端和所述第二延遲電路陣列的輸出端看來，每個所述單元延遲電路包括輸入被連接至所述單元延遲電路的所述輸入節(jié)點的一反相器、由控制信號進行開/關(guān)控制的開關(guān)晶體管和電流限制裝置，它們被串接在用于所述單元延遲電路的輸出節(jié)點的充電和放電的電流通路中。
17.根據(jù)權(quán)利要求16所述的同步延遲電路，其特征在于，其中每個所述單元延遲電路包括一CMOS反相器，該反相器的輸入被連接至所述單元延遲電路的所述輸入節(jié)點，其中所述CMOS反相器的P-溝道MOS晶體管、由所述控制信號進行開/關(guān)控制的第一開關(guān)晶體管、以及第一電流限制裝置，被串接在高壓電壓源線與所述單元延遲電路的所述輸出節(jié)點之間，所述CMOS反相器的N-溝道MOS晶體管、由所述控制信號進行開/關(guān)控制的第二開關(guān)晶體管、以及第二電流限制裝置，被串接在地線與所述單元延遲電路的所述輸出節(jié)點之間。
18.根據(jù)權(quán)利要求17所述的同步延遲電路，其特征在于，其中所述第一開關(guān)晶體管是具有接收所述控制信號的柵極的一P-溝道MOS開關(guān)晶體管，所述第二開關(guān)晶體管是具有接收控制信號的反相信號的柵極的一N-溝道MOS開關(guān)晶體管。
19.根據(jù)權(quán)利要求18所述的同步延遲電路，其特征在于，其中每個所述第一和第二電流限制裝置由電阻器構(gòu)成。
20.根據(jù)權(quán)利要求18所述的同步延遲電路，其特征在于，其中每個所述第一和第二電流限制裝置由具有接收控制電壓的柵極的一CMOS傳輸門構(gòu)成。
全文摘要
一種同步延遲電路包括由多個級聯(lián)的單元延遲電路組成的第一延遲電路陣列和由多個級聯(lián)的單元延遲電路組成的第二延遲電路陣列,其中第二和第一延遲電路陣列中信號傳播方向相反。第一和第二延遲電路陣列的每一級包括接收輸入信號的CMOS反相器。CMOS反相器的P溝道MOS晶體管,P溝道MOS開關(guān)晶體管和附加電阻器被串接在電源線與延遲電路級的輸出節(jié)點之間。延遲電路的電流驅(qū)動能力減小,延遲時間增加,抖動的增加減至最小。
文檔編號H03K5/135GK1248822SQ99111468
公開日2000年3月29日 申請日期1999年8月16日 優(yōu)先權(quán)日1998年8月14日
發(fā)明者南公一郎, 佐伯貴范, 中川順志 申請人:日本電氣株式會社