專(zhuān)利名稱(chēng)：可調(diào)整延遲補(bǔ)償電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于補(bǔ)償電路，特別有關(guān)于可調(diào)整的補(bǔ)償電路。
技術(shù)背景為了降低光碟機(jī)的成本，通常會(huì)降低連接墊(pad)的數(shù)量，因此往往使用 串列式的快取界面(flash interface)取代具有大量連接墊的并聯(lián)式快取介面。 隨著科技的進(jìn)步，光碟機(jī)中的處理器的數(shù)據(jù)流量也隨著增加，因此串列式快 取介面的速度也必須隨著增加。然而，數(shù)據(jù)通過(guò)傳輸線和連接墊時(shí)，往往會(huì) 有大量的延遲。隨著串列式快取介面的速度增加，晶片A至晶片B之間的延 遲可能會(huì)大于操作周期，使得晶片和晶片之間無(wú)法溝通。因此，須要有延遲 補(bǔ)償以補(bǔ)償時(shí)鐘和數(shù)據(jù)的延遲。圖1繪示了現(xiàn)有技術(shù)的補(bǔ)償電路100。如圖1所示，閂鎖器(latch) 101 用于閂鎖輸入數(shù)據(jù)Din。閂鎖住的輸入數(shù)據(jù)LDin被多工器103所選擇以在輸入 數(shù)據(jù)Din的延遲大于數(shù)據(jù)時(shí)鐘的一半時(shí)，作為目標(biāo)數(shù)據(jù)TD，而輸入數(shù)據(jù)Din 被多工器103所選擇以在輸入數(shù)據(jù)Din的延遲小于數(shù)據(jù)時(shí)鐘的一半時(shí)，作為目 標(biāo)數(shù)據(jù)TD。然后，目標(biāo)數(shù)據(jù)TDin被輸入至正反器105，且被數(shù)據(jù)傳輸時(shí)鐘 CLK所取樣以產(chǎn)生輸出數(shù)據(jù)OD。然而，在此電路中閉鎖器(latch)101的開(kāi)啟和關(guān)閉根據(jù)數(shù)據(jù)傳輸時(shí)鐘CLK 所決定。因此，若數(shù)據(jù)傳輸時(shí)鐘CLK改變頻率，則會(huì)使得閉鎖器101的動(dòng)作 變得復(fù)雜。因此，閉鎖器101的開(kāi)啟和關(guān)閉所根據(jù)的臨界頻率也是一個(gè)須慎 重考慮的問(wèn)題。此外，改變此電路傳輸時(shí)鐘的動(dòng)作也是一個(gè)較為復(fù)雜的問(wèn)題。 也就是，當(dāng)傳輸時(shí)鐘需要改變時(shí)，時(shí)鐘需轉(zhuǎn)變成一過(guò)渡時(shí)鐘，而閉鎖器101 在此過(guò)渡時(shí)鐘才可以較順暢的工作，接著再將時(shí)鐘改變成目標(biāo)頻率。然而，
這樣的步驟降低了電路的整體速度。圖2繪示了現(xiàn)有技術(shù)的補(bǔ)償電路200。電路200使用一延遲致能信號(hào)以控 制被閉鎖住的輸入數(shù)據(jù)。如圖2所示，致能信號(hào)En被延遲線201、延遲線202 以及延遲線203所延遲以分別產(chǎn)生延遲信號(hào)DE^、 DE。2以及DEn3。然后，延 遲信號(hào)DEnl、 DEn2以及DE。3其中之一被多工器205選擇作為目標(biāo)延遲信號(hào) TDEn以致能閉鎖器207。通常，用以產(chǎn)生致能信號(hào)En的方法包含使用一控制邏輯電路以產(chǎn)生一初 始致能信號(hào)，并施行一 "AND"操作至初始致能信號(hào)以及一數(shù)據(jù)傳輸信號(hào)以產(chǎn) 生致能信號(hào)。借此方法可避免致能信號(hào)產(chǎn)生錯(cuò)誤。然而，此種方法為一種同 步的方法，且靜態(tài)時(shí)序分析(Static timing analysis, STA)工具無(wú)法輕易的確認(rèn) 時(shí)間點(diǎn)，而且需要人工確定步驟以確定電路在IC設(shè)計(jì)流程其間是否可以正確 的動(dòng)作。因此，IC設(shè)計(jì)流程會(huì)變得較為復(fù)雜。而且，閉鎖器207會(huì)使得延遲 限度(delay margin)被限制成1/2T，其中T表示數(shù)據(jù)傳輸時(shí)鐘CLK的周期。綜上所述，需要一種新穎的發(fā)明解決上述的問(wèn)題。發(fā)明內(nèi)容因此，本發(fā)明的一目的為提供一延遲補(bǔ)償電路，其使用一時(shí)鐘門(mén)電路以 及至少一暫存器以同步化一數(shù)據(jù)信號(hào)與數(shù)據(jù)傳輸時(shí)鐘信號(hào)。本發(fā)明的實(shí)施例揭露了一種可調(diào)整延遲補(bǔ)償電路，用以補(bǔ)償一數(shù)據(jù)傳輸 端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，其中該數(shù)據(jù)傳輸端使用一時(shí)鐘信 號(hào)以傳輸至少一數(shù)據(jù)信號(hào)至數(shù)據(jù)接收端。此可調(diào)整延遲補(bǔ)償電路包含一可調(diào) 整延遲電路、 一時(shí)鐘門(mén)(clockgating)電路以及至少一目標(biāo)信號(hào)產(chǎn)生電路?？?調(diào)整延遲電路，耦接至該時(shí)鐘信號(hào)，以一可程序延遲量延遲該時(shí)鐘信號(hào)以產(chǎn) 生一目標(biāo)延遲信號(hào)。時(shí)鐘門(mén)電路耦接至該可調(diào)整延遲電路，于接收一數(shù)據(jù)傳 輸致能信號(hào)時(shí)，使得該時(shí)鐘信號(hào)得以到達(dá)該可調(diào)整延遲電路。目標(biāo)信號(hào)產(chǎn)生 電路耦接至該可調(diào)整延遲電路，用以接收該數(shù)據(jù)信號(hào)并根據(jù)該目標(biāo)延遲信號(hào)
取樣該數(shù)據(jù)信號(hào)。本發(fā)明的實(shí)施例還揭露了一種可調(diào)整延遲補(bǔ)償方法，用以補(bǔ)償一數(shù)據(jù)傳 輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，其中該數(shù)據(jù)傳輸端使用一時(shí)鐘 信號(hào)以傳輸至少一數(shù)據(jù)信號(hào)至數(shù)據(jù)接收端。此可調(diào)整延遲補(bǔ)償方法包含(a) 設(shè)定一目標(biāo)條件；(b)使用一可程序延遲量延遲該時(shí)鐘信號(hào)以產(chǎn)生一目標(biāo)延遲 信號(hào)；(c)確認(rèn)該電路的動(dòng)作是否滿(mǎn)足該目標(biāo)條件，若是，到步驟(e)，若否， 到步驟(d); (d)使用另一可程序延遲量延遲該時(shí)鐘信號(hào)以產(chǎn)生另一目標(biāo)延遲信 號(hào)，然后到步驟(c);以及(e)根據(jù)該目標(biāo)延遲信號(hào)取樣該數(shù)據(jù)信號(hào)。本發(fā)明的實(shí)施例還揭露了一種決定一延遲補(bǔ)償電路的延遲量的方法，該 延遲補(bǔ)償電路用以補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延 遲。此方法包含計(jì)算或設(shè)定該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸?shù)淖羁焖僭摂?shù)據(jù)信號(hào)的周期B、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸?shù)脑摂?shù)據(jù) 信號(hào)的最小延遲A1、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸?shù)脑摂?shù)據(jù)信號(hào) 的最大延遲A2;以及設(shè)定該延遲補(bǔ)償電路的延遲量使其滿(mǎn)足下列規(guī)則max {(A1-B), 0} <Dmin< Al and (A2隱B) < D隨<min{A2， B}，其中D^表示該可調(diào) 整延遲電路的最小延遲，D^^表示該可調(diào)整延遲電路的最大延遲。本發(fā)明的實(shí)施例還揭露了一種決定一延遲補(bǔ)償電路的延遲量的方法，該 延遲補(bǔ)償電路用以補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，此方法包含計(jì)算或設(shè)定該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸?shù)淖羁焖僭摂?shù)據(jù)信號(hào)的周期B、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸?shù)脑摂?shù) 據(jù)信號(hào)的最小延遲(Al一l, Al—2...A1—N)、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之 間傳輸?shù)脑摂?shù)據(jù)信號(hào)的最大延遲(A2—1, A2—2...A2—N );以及設(shè)定該延遲補(bǔ)償 電路的延遲量使其滿(mǎn)足下列規(guī)則max{(max [Al—1， Al—2， ...， Al—N]-B )， 0} < Dmin < min {min[Al—1, Al_2,…，A1_N]} and (max[A2」，A2一2,…，A2—N] — B) < D隠< min {min[A2—1， A2—2，...， A2—N], B}，其中D^表示該可調(diào)整延遲電 路的最小延遲，Dm^表示該可調(diào)整延遲電路的最大延遲。


圖l繪示了現(xiàn)有技術(shù)的補(bǔ)償電路。 圖2繪示了另一現(xiàn)有技術(shù)的補(bǔ)償電路。圖3繪示了本發(fā)明第一實(shí)施例的可調(diào)整延遲補(bǔ)償電路的配置。圖4繪示了本發(fā)明第一實(shí)施例的可調(diào)整延遲補(bǔ)償電路的方塊圖。 圖5繪示了本發(fā)明第二實(shí)施例的可調(diào)整延遲補(bǔ)償電路的位置。 圖6繪示了本發(fā)明第二實(shí)施例的可調(diào)整延遲補(bǔ)償電路的方塊圖。 圖7繪示了對(duì)應(yīng)圖4和圖6所示的可調(diào)整延遲補(bǔ)償電路的延遲補(bǔ)償方法 的流程圖。附圖標(biāo)號(hào) 100補(bǔ)償電路 101、 207閉鎖器 103、 205多工器 105、 209、 315正反器 301、 303、 503、 505 IC 305 、 501延遲補(bǔ)償電路 307、 313門(mén)電路 309、 311連接墊400、 600可調(diào)整延遲補(bǔ)償電路401、 601時(shí)鐘門(mén)電路 403、 603可調(diào)整延遲電路405、 605、 607目標(biāo)信號(hào)產(chǎn)生電路 201、 202、 203、 407、 409、 411延遲線 413多工器 415暫存器 417正反器507、 508、 511數(shù)據(jù)通道具體實(shí)施方式
在說(shuō)明書(shū)及權(quán)利要求范圍當(dāng)中使用了某些詞匯來(lái)指稱(chēng)特定的元件。所屬 領(lǐng)域中具有通常知識(shí)者應(yīng)可理解，硬件制造商可能會(huì)用不同的名詞來(lái)稱(chēng)呼同 一個(gè)元件。本說(shuō)明書(shū)及權(quán)利要求范圍并不以名稱(chēng)的差異來(lái)作為區(qū)分元件的方 式，而是以元件在功能上的差異來(lái)作為區(qū)分的準(zhǔn)則。在通篇說(shuō)明書(shū)及權(quán)利要 求項(xiàng)當(dāng)中所提及的"包含"為一開(kāi)放式的用語(yǔ)，故應(yīng)解釋成"包含但不限定 于"。以外，"耦接" 一詞在此包含任何直接及間接的電氣連接手段。因此， 若文中描述一第一裝置耦接于一第二裝置，則代表該第一裝置可直接電氣連 接于該第二裝置，或通過(guò)其他裝置或連接手段間接地電氣連接至該第二裝置。圖3繪示了本發(fā)明第一實(shí)施例的可調(diào)整延遲補(bǔ)償電路的配置。如圖3所 示，IC301包含一門(mén)電路307以及一連接墊309， IC 303則包含一連接墊311、 一門(mén)電路313以及一正反器315。當(dāng)數(shù)據(jù)從IC 303傳至IC301時(shí)，會(huì)包含多 種延遲正反器315以及門(mén)電路313之間的延遲DEL1、門(mén)電路313以及連接 墊311之間的延遲DEL2、連接墊311以及連接墊309之間的延遲DEL3、連 接墊309和門(mén)電路307之間的延遲DEL4、以及門(mén)電路307和對(duì)應(yīng)本發(fā)明的第 一實(shí)施例的延遲補(bǔ)償電路305之間的延遲DEL5。延遲補(bǔ)償電路305用以提供 傳輸數(shù)據(jù)時(shí)所對(duì)應(yīng)產(chǎn)生的延遲給予數(shù)據(jù)傳輸時(shí)鐘CLK。圖4繪示了本發(fā)明第一實(shí)施例的可調(diào)整延遲補(bǔ)償電路400。須注意的是， 雖然在此實(shí)施例中可調(diào)整延遲補(bǔ)償電路400使用在兩IC間的數(shù)據(jù)傳輸，但并 非用以限定本發(fā)明，其可以使用在任一傳輸端以及接收端之間的其他數(shù)據(jù)傳如圖4所示，可調(diào)整延遲補(bǔ)償電路400包含一時(shí)鐘門(mén)(clockgating)電路 401、 一可調(diào)整延遲電路403以及一目標(biāo)信號(hào)產(chǎn)生電路405。時(shí)鐘門(mén)電路401 于接收一數(shù)據(jù)傳輸致能信號(hào)En時(shí)，使得該時(shí)鐘信號(hào)CLK得以傳送至該可調(diào) 整延遲電路403。如熟知此項(xiàng)技藝者所知悉，若時(shí)鐘門(mén)電路401未被致能，數(shù) 據(jù)傳輸時(shí)鐘信號(hào)CLK便無(wú)法通過(guò)時(shí)鐘門(mén)電路401，如此可調(diào)整延遲補(bǔ)償電路 400便無(wú)法動(dòng)作?？烧{(diào)整延遲電路403通過(guò)一可程序化的延遲量，來(lái)延遲時(shí)鐘信號(hào)CLK以 產(chǎn)生一目標(biāo)延遲信號(hào)TDS。目標(biāo)信號(hào)產(chǎn)生電路405用以接收數(shù)據(jù)信號(hào)Din，并 根據(jù)目標(biāo)延遲信號(hào)TDS對(duì)數(shù)據(jù)信號(hào)DJ故取樣。在此實(shí)施例中，若可調(diào)整延遲電路403滿(mǎn)足公式(1)，則可調(diào)整延遲補(bǔ)償 電路400便適用于任何頻率的數(shù)據(jù)傳輸時(shí)鐘信號(hào)CLK。max((Al-B), 0} < Drain < Al and (A2隱B) < Dmax < min(A2， B}公式(1)Dmin表示可調(diào)整延遲電路403的最小延遲；Dmax表示該可調(diào)整延遲電路403的最大延遲；B表示在該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間，傳輸該數(shù)據(jù) 信號(hào)的最快速周期；Al表示在該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間，傳輸該 數(shù)據(jù)信號(hào)的最小延遲；而A2表示在該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間，傳 輸該數(shù)據(jù)信號(hào)的最大延遲。在此實(shí)施例中，可調(diào)整延遲電路403包含數(shù)條延遲線407、 409和411， 以及一多工器413。延遲線407、 409和411用以延遲該時(shí)鐘信號(hào)CLK以分別 產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)，其中每一延遲信號(hào)可通過(guò)一任意延遲量而被程序化， 且該任意延遲量滿(mǎn)足公式(1)。多工器413用以自延遲線407、 409以及411 中，選擇其中一個(gè)延遲信號(hào)以作為目標(biāo)延遲信號(hào)TDS。而且，在此實(shí)施例中，目標(biāo)信號(hào)產(chǎn)生電路405包含一暫存器415以及一 正反器417。暫存器415接收數(shù)據(jù)信號(hào)Din并使用目標(biāo)信號(hào)TDS取樣數(shù)據(jù)信號(hào)Din以產(chǎn)生輸出信號(hào)0S。由于時(shí)鐘門(mén)電路401以及暫存器415的共同動(dòng)作，延遲限度從1/2T增加 至T，其中T表示數(shù)據(jù)傳輸時(shí)鐘CLK的周期。而且，因?yàn)闀r(shí)鐘門(mén)電路401的 使用，靜態(tài)時(shí)序分析(STA)工具可以主動(dòng)確認(rèn)時(shí)鐘門(mén)電路401的時(shí)間點(diǎn)。而 且，因?yàn)榭烧{(diào)整延遲補(bǔ)償電路400的輸入為數(shù)據(jù)傳輸時(shí)鐘CLK，可調(diào)整延遲 補(bǔ)償電路400的時(shí)間點(diǎn)可以由主動(dòng)IC設(shè)計(jì)機(jī)制所確認(rèn)。根據(jù)本發(fā)明的第一實(shí)施例，暫存器415可為一正反器或閉鎖器。若暫存 器415為一正反器，可調(diào)整延遲補(bǔ)償電路400的延遲限度為T(mén)。若暫存器415 為一閉鎖器，可調(diào)整延遲補(bǔ)償電路400仍可持續(xù)操作，但因?yàn)檎雌骱烷]鎖 器的取樣率不同，延遲限度變?yōu)?/2T。圖5繪示了本發(fā)明第二實(shí)施例的可調(diào)整延遲補(bǔ)償電路的配置。在此實(shí)施 例中，根據(jù)本發(fā)明的可調(diào)整延遲補(bǔ)償電路501被使用于具有多個(gè)數(shù)據(jù)通道的 IC。如圖5所示，IC 503和505之間具有數(shù)個(gè)數(shù)據(jù)通道507， 508以及511。每 一數(shù)據(jù)通道包含一正反器、 一門(mén)電路以及連接墊，且IC 503和505之間的數(shù) 據(jù)傳輸包含多個(gè)延遲(DELI—1...DEL3—2...DEL5—M)。可調(diào)整延遲補(bǔ)償電路 501被用以分別補(bǔ)償這些延遲。須注意的是，雖然在此實(shí)施例中可調(diào)整延遲補(bǔ) 償電路使用在兩IC間的數(shù)據(jù)傳輸，但并非用以限定本發(fā)明，其可以使用在任 一傳輸端以及接收端之間的其他數(shù)據(jù)傳輸需求。圖6繪示了本發(fā)明第二實(shí)施例的可調(diào)整延遲補(bǔ)償電路。如圖6所示，可 調(diào)整延遲補(bǔ)償電路600還包含一時(shí)鐘門(mén)電路601以及一可調(diào)整延遲電路603。 可調(diào)整延遲補(bǔ)償電路400和可調(diào)整延遲補(bǔ)償電路600的差別在于可調(diào)整延遲 補(bǔ)償電路600包含不只一個(gè)目標(biāo)信號(hào)產(chǎn)生電路(如605、 607......僅繪示了其中一部份)。目標(biāo)信號(hào)產(chǎn)生電路605、 607的數(shù)目對(duì)應(yīng)于圖5中所示的數(shù)據(jù)通道 507 511的數(shù)目，且目標(biāo)信號(hào)產(chǎn)生電路605、 607分別自數(shù)據(jù)通道507-511接 收數(shù)據(jù)信號(hào)Dinl~Dinm。根據(jù)此結(jié)構(gòu)，來(lái)自不同通道的數(shù)據(jù)信號(hào)的延遲得以被 補(bǔ)償。圖6所示的元件的動(dòng)作方式和圖4所示相同，故在此不再贅述。在此實(shí)施例中，可調(diào)整延遲電路603的延遲量滿(mǎn)足公式(2):max{(max [Al一l, A1—2,…，A1一N]-B )， 0} < Dmin < min (min[A1—1，
Al_2，…，A1_N]} and (max[A2—1， A2一2，…，A2一N〗-B) < D隨< min {min[A2—1, A2—2，…，A2一N〗，B}公式(2)其中Dmin表示該可調(diào)整延遲電路的最小延遲；Dmax表示該可調(diào)整延遲電 路的最大延遲；B表示在該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間，傳輸該數(shù)據(jù)信號(hào)的最快速周期；(A1—1, A1_2...A1_N)分別表示在該數(shù)據(jù)傳輸端以及該數(shù) 據(jù)接收端之間，傳輸該數(shù)據(jù)信號(hào)的最小延遲；而(A2一1，A2一2…A2—N)分別表 示在該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間，傳輸該數(shù)據(jù)信號(hào)的最大延遲。根據(jù)本發(fā)明的第二實(shí)施例，暫存器可為正反器或閉鎖器。若暫存器為正 反器，可調(diào)整延遲補(bǔ)償電路600的延遲限度為T(mén)。若暫存器為閉鎖器，可調(diào)整 延遲補(bǔ)償電路600仍可持續(xù)操作，但因?yàn)檎雌骱烷]鎖器的取樣率不同，延 遲限度變?yōu)?/2T。圖7繪示了對(duì)應(yīng)圖4和圖6所示的可調(diào)整延遲補(bǔ)償電路的延遲補(bǔ)償方法 的流程圖。如圖7所示，此方法包含 步驟701設(shè)定一目標(biāo)條件。此目標(biāo)條件為一預(yù)定數(shù)據(jù)串列例如(01010110)數(shù)據(jù)串列或是一系統(tǒng)功 能如光碟系統(tǒng)的伺服功能等，但并非用以限定本發(fā)明。 步驟703使用一可程序延遲量延遲該時(shí)鐘信號(hào)，以產(chǎn)生一目標(biāo)延遲信號(hào)。 步驟705確認(rèn)電路的動(dòng)作是否滿(mǎn)足目標(biāo)條件，若是，到步驟709，若否，到步驟707。 步驟707使用另一可程序延遲量延遲該時(shí)鐘信號(hào)，以產(chǎn)生另一目標(biāo)延遲信號(hào)，然 后到步驟705。 步驟709根據(jù)目標(biāo)延遲信號(hào)對(duì)該數(shù)據(jù)信號(hào)做取樣。
根據(jù)公式(1)，可以得到用以決定一可調(diào)式延遲補(bǔ)償電路的延遲量的方 法，而此可調(diào)式延遲補(bǔ)償電路使用在一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的 數(shù)據(jù)傳輸。此方法包含計(jì)算或設(shè)定該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最快 速周期B、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最小延遲 Al、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最大延遲A2。然 后，此方法設(shè)定延遲補(bǔ)償電路的延遲量使其滿(mǎn)足公式(1)。只要可調(diào)整延遲電 路的延遲量滿(mǎn)足公式(1)，被輸入至可調(diào)整延遲電路的時(shí)鐘信號(hào)可以具有任何 的頻率。
根據(jù)公式(2)，可以得到用以決定一可調(diào)式延遲補(bǔ)償電路的延遲量的方 法，而此可調(diào)式延遲補(bǔ)償電路使用在一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的 數(shù)據(jù)傳輸。此方法包含計(jì)算或設(shè)定該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳 輸該數(shù)據(jù)信號(hào)的最快速周期B、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最小延遲(A1一1， A1一2…A1一N )、該數(shù)據(jù)傳輸端以及該數(shù)據(jù)接收端 之間傳輸該數(shù)據(jù)信號(hào)的最大延遲(A2一1， A2一2…A2—N)。然后，此方法設(shè)定延 遲補(bǔ)償電路的延遲量使其滿(mǎn)足公式(2)。只要可調(diào)整延遲電路的延遲量滿(mǎn)足公 式(2)，被輸入至可調(diào)整延遲電路的時(shí)鐘信號(hào)可以具有任何的頻率。以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明權(quán)利要求范圍所做的均 等變化與修飾，都應(yīng)屬于本發(fā)明的涵蓋范圍。
權(quán)利要求
1.一種可調(diào)整延遲補(bǔ)償電路，用以補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，其中所述的數(shù)據(jù)傳輸端使用一時(shí)鐘信號(hào)以傳輸至少一數(shù)據(jù)信號(hào)至數(shù)據(jù)接收端，所述的可調(diào)整延遲補(bǔ)償電路包含一可調(diào)整延遲電路，耦接至所述的時(shí)鐘信號(hào)，以一可程序延遲量延遲所述的時(shí)鐘信號(hào)以產(chǎn)生一目標(biāo)延遲信號(hào)；一時(shí)鐘門(mén)電路，耦接至所述的可調(diào)整延遲電路，于接收一數(shù)據(jù)傳輸致能信號(hào)時(shí)，使得所述的時(shí)鐘信號(hào)得以到達(dá)所述的可調(diào)整延遲電路；以及至少一目標(biāo)信號(hào)產(chǎn)生電路，耦接至所述的可調(diào)整延遲電路用以接收所述的數(shù)據(jù)信號(hào)并根據(jù)所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)。
2. 如權(quán)利要求1所述的可調(diào)整延遲補(bǔ)償電路，其中所述的可調(diào)整延遲補(bǔ) 償電路包含復(fù)數(shù)條延遲線，用以延遲所述的時(shí)鐘信號(hào)以分別產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)；以及一多工器，耦接至所述的這些延遲線，用以選擇所述的這些延遲信號(hào)其 中之一 以作為該目標(biāo)延遲信號(hào)。
3. 如權(quán)利要求1所述的可調(diào)整延遲補(bǔ)償電路，其中每一所述的這些目標(biāo) 信號(hào)產(chǎn)生電路包含一暫存器，通過(guò)所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)以產(chǎn)生一輸出 信號(hào)；以及一正反器，耦接至所述的暫存器，用以根據(jù)所述的時(shí)鐘信號(hào)取樣所述的 輸出信號(hào)。
4. 如權(quán)利要求3所述的可調(diào)整延遲補(bǔ)償電路，其中所述的暫存器為一正 反器或一閉鎖器。
5. 如權(quán)利要求1所述的可調(diào)整延遲補(bǔ)償電路，其中所述的可調(diào)整延遲電 路的所述的可程序延遲數(shù)量滿(mǎn)足一預(yù)定規(guī)則max {(Al-B), 0} < Dmin < Al and (A2-B)<Dmax<min{A2，B}，其中D^表示所述的可調(diào)整延遲電路的最小延 遲，Dmax表示所述的可調(diào)整延遲電路的最大延遲，B表示在所述的數(shù)據(jù)傳輸端 以及所述的數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最快速周期，Al表示在該數(shù)據(jù) 傳輸端以及該數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最小延遲，而A2表示在該數(shù) 據(jù)傳輸端以及該數(shù)據(jù)接收端之間傳輸該數(shù)據(jù)信號(hào)的最大延遲。
6. 如權(quán)利要求5所述的可調(diào)整延遲補(bǔ)償電路，其中所述的可調(diào)整延遲補(bǔ) 償電路包含復(fù)數(shù)條延遲線，用以延遲所述的時(shí)鐘信號(hào)以分別產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)， 其中每一所述的這些延遲信號(hào)被一任意延遲量予以程序化，且所述的任意延 遲量滿(mǎn)足所述的預(yù)定規(guī)則；以及一多工器，耦接至所述的這些延遲線，用以選擇所述的這些延遲信號(hào)其 中之一 以作為所述的目標(biāo)延遲信號(hào)。
7. 如權(quán)利要求5所述的可調(diào)整延遲補(bǔ)償電路，其中每一所述的這些目標(biāo) 信號(hào)產(chǎn)生電路包含一暫存器，通過(guò)使用所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)以產(chǎn)生一 輸出信號(hào)；以及一正反器，耦接至所述的暫存器，用以根據(jù)所述的時(shí)鐘信號(hào)取樣所述的 輸出信號(hào)。
8. 如權(quán)利要求7所述的可調(diào)整延遲補(bǔ)償電路，其中所述的暫存器為一正 反器或一閉鎖器。
9. 如權(quán)利要求1所述的可調(diào)整延遲補(bǔ)償電路，其中所述的可調(diào)整延遲補(bǔ) 償電路包含復(fù)數(shù)個(gè)目標(biāo)信號(hào)產(chǎn)生電路，而所述的這些目標(biāo)信號(hào)產(chǎn)生電路的數(shù) 量與所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間的數(shù)據(jù)通道的數(shù)量相等， 且所述的這些數(shù)據(jù)通道分別傳輸復(fù)數(shù)個(gè)數(shù)據(jù)信號(hào)。
10. 如權(quán)利要求9所述的可調(diào)整延遲補(bǔ)償電路，其中所述的可調(diào)整延遲電 路的所述的可程序延遲數(shù)量滿(mǎn)足一預(yù)定規(guī)則max {(max [Al—1， Al_2， A1_N]—B ), 0} < Dmin < min {min[Al—1， Al—2，…，Al—N]} and (max[A2—1, A2一2，…，A2_N] — B) <Dmax < min {min[A2—1 ， A2_2,...， A2—N], B}，其中Dmin 表示所述的可調(diào)整延遲電路的最小延遲，Dmax表示所述的可調(diào)整延遲電路的 最大延遲，B表示在所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)淖?快速所述的數(shù)據(jù)信號(hào)的周期，(Al_l， Al—2 A1_N)分別表示在所述的數(shù)據(jù)傳 輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)乃龅臄?shù)據(jù)信號(hào)的最小延遲，而(A2—1， A2—2...A2—N )分別表示在所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳 輸?shù)乃龅臄?shù)據(jù)信號(hào)的最大延遲。
11. 如權(quán)利要求9所述的可調(diào)整延遲補(bǔ)償電路，其中所述的可調(diào)整延遲補(bǔ) 償電路包含復(fù)數(shù)條延遲線，用以延遲所述的時(shí)鐘信號(hào)以分別產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)， 其中每一延遲被程序化一任意延遲量，且所述的任意延遲量滿(mǎn)足所述的預(yù)定 規(guī)則；以及一多工器，耦接至所述的這些延遲線，用以選擇所述的這些延遲信號(hào)其 中之一以作為所述的目標(biāo)延遲信號(hào)。
12. 如權(quán)利要求9所述的可調(diào)整延遲補(bǔ)償電路，其中每一所述的目標(biāo)信號(hào) 產(chǎn)生電路包含一暫存器，通過(guò)使用所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)以產(chǎn)生一 輸出信號(hào)；以及一正反器，耦接至所述的暫存器，用以根據(jù)所述的時(shí)鐘信號(hào)取樣所述的 輸出信號(hào)。
13. 如權(quán)利要求12所述的可調(diào)整延遲補(bǔ)償電路，其中所述的暫存器為一正反器或一閉鎖器。
14. 一種可調(diào)整延遲補(bǔ)償方法，用以補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端 之間的數(shù)據(jù)傳輸延遲，其中所述的數(shù)據(jù)傳輸端使用一時(shí)鐘信號(hào)以傳輸至少一 數(shù)據(jù)信號(hào)至數(shù)據(jù)接收端，所述的可調(diào)整延遲補(bǔ)償方法包含(a) 設(shè)定一目標(biāo)條件；(b) 使用一可程序延遲量延遲所述的時(shí)鐘信號(hào)以產(chǎn)生一目標(biāo)延遲信號(hào)； (C)確認(rèn)所述的電路的動(dòng)作是否滿(mǎn)足所述的目標(biāo)條件，若是，到步驟(e)，若否，到步驟(d);(d) 使用另一可程序延遲量延遲所述的時(shí)鐘信號(hào)以產(chǎn)生另一目標(biāo)延遲信 號(hào)，然后到步驟(C);以及(e) 根據(jù)所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)。
15. 如權(quán)利要求14所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(b)或 (d)包含-延遲所述的時(shí)鐘信號(hào)以分別產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)；以及 選擇所述的這些延遲信號(hào)其中之一以作為所述的目標(biāo)延遲信號(hào)。
16. 如權(quán)利要求14所述的可調(diào)整延遲補(bǔ)償方法，其中該步驟(e)包含(f) 利用所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)以產(chǎn)生一輸出信號(hào)；以及(g) 根據(jù)所述的時(shí)鐘信號(hào)取樣所述的輸出信號(hào)。
17. 如權(quán)利要求16所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(f)由一 正反器或一閉鎖器所實(shí)施。
18. 如權(quán)利要求14所述的可調(diào)整延遲補(bǔ)償方法，其中所述的可程序延遲 數(shù)量滿(mǎn)足一預(yù)定規(guī)則max {(A1-B), 0} < Dmin < Al and (A2 - B) < D隨< min{A2， B}，其中D曲表示所述的可調(diào)整延遲電路的最小延遲，Dm戰(zhàn)表示所 述的可調(diào)整延遲電路的最大延遲，B表示在所述的數(shù)據(jù)傳輸端以及所述的數(shù) 據(jù)接收端之間傳輸?shù)淖羁焖偎龅臄?shù)據(jù)信號(hào)的周期，Al表示在所述的數(shù)據(jù)傳 輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)乃龅臄?shù)據(jù)信號(hào)的最小延遲，而A2表 示在所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)乃龅臄?shù)據(jù)信號(hào)的 最大延遲。
19. 如權(quán)利要求18所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(b)或(d)包含延遲所述的時(shí)鐘信號(hào)以分別產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)；以及 選擇所述的這些延遲信號(hào)其中之一以作為所述的目標(biāo)延遲信號(hào)。
20. 如權(quán)利要求18所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(e)包含(f) 利用所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)以產(chǎn)生一輸出信號(hào)；以及(g) 根據(jù)所述的時(shí)鐘信號(hào)取樣所述的輸出信號(hào)。
21. 如權(quán)利要求20所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(f)由一 正反器或一閉鎖器所實(shí)施。
22. 如權(quán)利要求14所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(e)由 復(fù)數(shù)個(gè)目標(biāo)信號(hào)產(chǎn)生電路所實(shí)施，而所述的這些目標(biāo)信號(hào)產(chǎn)生電路的數(shù)量與 所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間的數(shù)據(jù)通道的數(shù)量相等，且所 述的這些數(shù)據(jù)通道分別傳輸復(fù)數(shù)個(gè)數(shù)據(jù)信號(hào)。
23. 如權(quán)利要求22所述的可調(diào)整延遲補(bǔ)償方法，其中所述的可調(diào)整延遲 電路的所述的可程序延遲數(shù)量滿(mǎn)足一預(yù)定規(guī)則max {(max [Al_l, Al—2， AI—N]-B ), 0} < Dmin < min (min[Al」，Al一2，…，A1_N]} and (max[A2—1， A2一2，...， A2—N] — B) <Dmax <min {min[A2_l, A2_2，…，A2_N], B}，其中Dmin表示所述的可調(diào)整延遲電路的最小延遲，Dmax表示所述的可調(diào)整延遲電路的 最大延遲，B表示在所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)淖?快速所述的數(shù)據(jù)信號(hào)的周期，(Al—1, Al—2...A1—N)分別表示在所述的數(shù)據(jù)傳 輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)乃龅臄?shù)據(jù)信號(hào)的最小延遲，而(A2一1， A2—2...A2—N )分別表示在所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳 輸?shù)乃龅臄?shù)據(jù)信號(hào)的最大延遲。
24.如權(quán)利要求22所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(b)或 (d)包含延遲所述的時(shí)鐘信號(hào)以分別產(chǎn)生復(fù)數(shù)個(gè)延遲信號(hào)；以及 選擇所述的這些延遲信號(hào)其中之一以作為所述的目標(biāo)延遲信號(hào)。
25. 如權(quán)利要求22所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(e)包含(f) 利用所述的目標(biāo)延遲信號(hào)取樣所述的數(shù)據(jù)信號(hào)以產(chǎn)生一輸出信號(hào)；以及(g) 根據(jù)所述的時(shí)鐘信號(hào)取樣所述的輸出信號(hào)。
26. 如權(quán)利要求25所述的可調(diào)整延遲補(bǔ)償方法，其中所述的步驟(f)由一 正反器或一閉鎖器所實(shí)施。
27. 如權(quán)利要求14所述的可調(diào)整延遲補(bǔ)償方法，其中所述的目標(biāo)條件為 一預(yù)定數(shù)據(jù)串列或是一系統(tǒng)功能。
28. —種決定一延遲補(bǔ)償電路的延遲量的方法，所述的延遲補(bǔ)償電路用以 補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，所述的方法包含計(jì)算或設(shè)定所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)淖羁焖?所述的數(shù)據(jù)信號(hào)的周期B、所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳 輸?shù)乃龅臄?shù)據(jù)信號(hào)的最小延遲A1、所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收 端之間傳輸?shù)乃龅臄?shù)據(jù)信號(hào)的最大延遲A2;以及設(shè)定所述的延遲補(bǔ)償電路的延遲量使其滿(mǎn)足下列規(guī)則max {(A1-B)，0} < Dmin < Al and (A2 - B) < D薩< min(A2， B}，其中Dmin表示所述的可調(diào)整延遲 電路的最小延遲，Dma表示所述的可調(diào)整延遲電路的最大延遲。
29. —種決定一延遲補(bǔ)償電路的延遲量的方法，所述的延遲補(bǔ)償電路用以 補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，所述的方法包含計(jì)算或設(shè)定所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳輸?shù)淖羁焖?所述的數(shù)據(jù)信號(hào)的周期B、所述的數(shù)據(jù)傳輸端以及所述的數(shù)據(jù)接收端之間傳 輸?shù)乃龅臄?shù)據(jù)信號(hào)的最小延遲(A1—1, Al—2...A1—N)、所述的數(shù)據(jù)傳輸端以 及所述的數(shù)據(jù)接收端之間傳輸?shù)乃龅臄?shù)據(jù)信號(hào)的最大延遲(A2—1， A2—2...A2—N);以及設(shè)定所述的延遲補(bǔ)償電路的延遲量使其滿(mǎn)足下列規(guī)則max((max [A1—1, Al_2，…，A1—N]-B ), 0} < Dmin < min (min[Al一l， Al一2，…，Al—N]} and (max[A2一l， A2_2"..， A2—N] — B) < Dmax < min (min[A2一l， A2一2，…，A2—N],B}，其中D^表示所述的可調(diào)整延遲電路的最小延遲，Dmax表示所述的可調(diào) 整延遲電路的最大延遲。
全文摘要
一種可調(diào)整延遲補(bǔ)償電路，用以補(bǔ)償一數(shù)據(jù)傳輸端以及一數(shù)據(jù)接收端之間的數(shù)據(jù)傳輸延遲，其中該數(shù)據(jù)傳輸端使用一時(shí)鐘信號(hào)以傳輸至少一數(shù)據(jù)信號(hào)至數(shù)據(jù)接收端。此可調(diào)整延遲補(bǔ)償電路包含一可調(diào)整延遲電路、一時(shí)鐘門(mén)電路以及至少一目標(biāo)信號(hào)產(chǎn)生電路?？烧{(diào)整延遲電路以一可程序延遲量延遲該時(shí)鐘信號(hào)以產(chǎn)生一目標(biāo)延遲信號(hào)。時(shí)鐘門(mén)電路于接收一數(shù)據(jù)傳輸致能信號(hào)時(shí)，使得該時(shí)鐘信號(hào)得以到達(dá)該可調(diào)整延遲電路。目標(biāo)信號(hào)產(chǎn)生電路用以接收該數(shù)據(jù)信號(hào)并根據(jù)該目標(biāo)延遲信號(hào)取樣該數(shù)據(jù)信號(hào)。
文檔編號(hào)H03K5/153GK101127517SQ200710141920
公開(kāi)日2008年2月20日 申請(qǐng)日期2007年8月16日 優(yōu)先權(quán)日2006年8月16日
發(fā)明者許績(jī)?nèi)?申請(qǐng)人:聯(lián)發(fā)科技股份有限公司