本發(fā)明涉及一種減小輸出信號下降時(shí)間的PECL發(fā)送器接口電路，屬于接口電路設(shè)計(jì)領(lǐng)域。

背景技術(shù)：

CMOS集成電路相較于BJT集成電路成本更加低廉。傳統(tǒng)的基于BJT工藝的PECL接口電路無法與標(biāo)準(zhǔn)CMOS工藝集成，因此設(shè)計(jì)一種基于CMOS工藝的PECL發(fā)送器接口極為必要。

常見的基于CMOS工藝的PECL發(fā)送器接口電路如圖1所示，它以CMOS信號驅(qū)動(dòng)的開漏的PMOS管11、12作為片內(nèi)輸出級，它的缺點(diǎn)是輸出節(jié)點(diǎn)的等效負(fù)載電容只能通過負(fù)載電阻向偏置電源放電。當(dāng)信號頻率較高、等效負(fù)載電容較大時(shí)，放電時(shí)間非常緩慢，使得輸出信號波形出現(xiàn)嚴(yán)重失真，甚至輸出信號還來不及下降到額定低電平時(shí)，就要開始上升階段了。如何加快放電時(shí)間，避免PECL發(fā)送器的輸出波形失真，是本領(lǐng)域亟待解決的技術(shù)問題。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的目的在于克服現(xiàn)有技術(shù)的不足，提供一種減小輸出信號下降時(shí)間的PRCL發(fā)送器接口電路，在不過多增加電路復(fù)雜度的情況下，克服現(xiàn)有CMOS工藝下的PECL發(fā)送器的由于放電緩慢造成的下降時(shí)間較長的問題。

本發(fā)明目的通過如下技術(shù)方案予以實(shí)現(xiàn)：

提供一種減小輸出信號下降時(shí)間的PECL發(fā)送器接口電路，包括：第一MOS管、第二MOS管和已有PECL發(fā)送器接口電路；

第一MOS管的漏極連接已有PECL發(fā)送器接口電路的負(fù)輸出端和第二MOS管的柵極；第一MOS管的源極連接已有PECL發(fā)送器接口電路的偏置電壓端；第二MOS管的漏極連接已有PECL發(fā)送器接口電路的正輸出端和第一MOS管的柵極；第二MOS管的源極連接已有PECL發(fā)送器接口電路的偏置電壓端。

提供一種減小輸出信號下降時(shí)間的PECL發(fā)送器接口電路，包括：第一MOS管、第二MOS管和已有PECL發(fā)送器接口電路；

第一MOS管的漏極連接已有PECL發(fā)送器接口電路的負(fù)輸出端和第二MOS管的柵極；第一MOS管的源極經(jīng)偏置電阻Rbias接地；第二MOS管的漏極連接已有PECL發(fā)送器接口電路的正輸出端和第一MOS管的柵極；第二MOS管的源極經(jīng)偏置電阻Rbias接地。

優(yōu)選的，Rbias＝(VDDPECL-2V)/28mA，VDDPECL為已有PECL發(fā)送器接口電路的電源電壓。

提供一種減小輸出信號下降時(shí)間的PECL發(fā)送器接口電路，包括：第一MOS管、第二MOS管、已有PECL發(fā)送器接口電路和并聯(lián)偏置支路；

已有PECL發(fā)送器接口電路的負(fù)載電路包括并聯(lián)在PECL發(fā)送器接口電路電源和地之間的第一、第二分壓電路，第一分壓電路包括串聯(lián)的第一上拉電阻和第一下拉電阻，第一上拉電阻和第一下拉電阻的公共連接端連接已有PECL發(fā)送器接口電路的負(fù)輸出端；第二分壓電路包括串聯(lián)的第二上拉電阻和第二下拉電阻，第二上拉電阻和第二下拉電阻的公共連接端連接已有PECL發(fā)送器接口電路的正輸出端；

并聯(lián)偏置支路包括并聯(lián)在PECL發(fā)送器接口電路電源和地之間的第三上拉電阻和第三下拉電阻；

第一MOS管的漏極連接已有PECL發(fā)送器接口電路的負(fù)輸出端和第二MOS管的柵極；第一MOS管的源極連接第三上拉電阻和第三下拉電阻的公共連接端；第二MOS管的漏極連接已有PECL發(fā)送器接口電路的正輸出端和第一MOS管的柵極；第二MOS管的源極連接第三上拉電阻和第三下拉電阻的公共連接端。

優(yōu)選的，第三上拉電阻和第三下拉電阻分別為127歐姆和83歐姆。

本發(fā)明與現(xiàn)有技術(shù)相比具有如下優(yōu)點(diǎn)：

(1)本發(fā)明利用交叉耦合對管為輸出節(jié)點(diǎn)等效負(fù)載電容提供了一條額外的放電通路，減小了輸出信號的下降時(shí)間，能夠適用于高頻率場合，驅(qū)動(dòng)大電容負(fù)載。

(2)本發(fā)明的結(jié)構(gòu)簡單，僅需在現(xiàn)有PECL發(fā)送器接口電路的基礎(chǔ)上添加兩個(gè)MOS管即可大幅減小下降時(shí)間，加工周期短，易于實(shí)現(xiàn)。

(3)本發(fā)明充分考慮不同負(fù)載形式，提供了相應(yīng)的實(shí)施方式，可操作性高。

附圖說明

圖1為已有常見的基于CMOS工藝的PECL發(fā)送器接口電路。

圖2為本發(fā)明所述的一種減小輸出信號下降時(shí)間的PECL發(fā)送器接口電路暨標(biāo)準(zhǔn)端接負(fù)載形式下的應(yīng)用實(shí)例。

圖3為本發(fā)明在T型網(wǎng)絡(luò)負(fù)載形式下的應(yīng)用實(shí)例。

圖4為本發(fā)明在戴維南型網(wǎng)絡(luò)負(fù)載形式下的應(yīng)用實(shí)例。

具體實(shí)施方式

如圖2所示，差分信號輸入信號VIN+和VIN-分別為CMOS信號，它們的相位相差180度，它們分別控制PMOS輸出管21和PMOS輸出管22的導(dǎo)通和關(guān)閉。NMOS晶體管22的柵極與NMOS晶體管23的漏極相連，NMOS晶體管23的柵極與NMOS晶體管22的漏極相連，它們的源極共同連接到偏置電源VTT，形成了交叉耦合對結(jié)構(gòu)200。PMOS輸出管21、22的漏極分別直接與交叉耦合對管23、24的漏極相連并連接到輸出端口VOUT-和VOUT+。

當(dāng)輸入信號VIN+為0V，VIN-等于電源電壓時(shí)，輸出管21導(dǎo)通，輸出管22截止。此時(shí)VOUT-為高電平，即NMOS管24的柵極為高電平，NMOS管24導(dǎo)通，VOUT+被下拉到低電平，此時(shí)NMOS管23的柵極為低電平，NMOS管23截止，VOUT-保持在高電平。此時(shí)交叉耦合對結(jié)構(gòu)不會(huì)對輸出信號造成影響。同理可分析VIN+等于電源電壓，VIN-為0V的情況。

當(dāng)輸入信號VIN+從0V向電源電壓跳變，VIN-從電源電壓向0V跳變時(shí)，VOUT+由低電平向高電平轉(zhuǎn)換，此時(shí)NMOS管23逐漸導(dǎo)通，輸出節(jié)點(diǎn)VOUT-除了通過電阻25向偏置電源VTT放電之外，還可以通過NMOS管23向偏置電源VTT放電，使其可以迅速下降到低電平。同理可分析VIN+從電源電壓向0V跳變，VIN-從0V向電源電壓跳變時(shí)，通過NMOS管24向偏置電源VTT放電，使其可以迅速下降到低電平。

在負(fù)載形式為標(biāo)準(zhǔn)端接的情況下，即輸出端分別通過50歐姆電阻25、26接到電源VTT＝VDDPECL-2V的情況下，偏置電源VTTX直接連接到偏置電源VTT上。

實(shí)施例1：

如圖2所示，輸出端VOUT+和VOUT-按照通用PECL端接形式，分別連接片外50歐姆電阻25、26到偏置電源VTT上。交叉耦合對200連接至偏置電源VTTX上，VTTX與VTT直接相連，其電平值為LVPECL標(biāo)準(zhǔn)中規(guī)定的VDDPECL-2V。

兩個(gè)PMOS晶體管21、22作為主輸出管。它們的柵極連接至輸入端VIN+和VIN-，它們的漏極連接至輸出端VOUT-和VOUT+，它們的源極連接至電源VDDPECL。它們將輸入CMOS信號轉(zhuǎn)化為交替出現(xiàn)的電流信號流經(jīng)負(fù)載電阻產(chǎn)生輸出電壓。

一個(gè)交叉耦合對200，作為輔助電路連接至輸出端，用于減小輸出信號下降時(shí)間。

實(shí)施例2：

如圖3所示，輸出端VOUT+和VOUT-按照T型網(wǎng)絡(luò)的端接形式，分別連接片外50歐姆電阻31、32到偏置電阻33的一端300，偏置電阻33的另一端接地。交叉耦合對連接至偏置電源VTTX上，VTTX與節(jié)點(diǎn)300相連，保證經(jīng)片外負(fù)載得到的低電平與經(jīng)片內(nèi)交叉耦合對得到的低電平相同。

在負(fù)載形式為T型網(wǎng)絡(luò)的情況下，即輸出端分別通過50歐姆電阻31、32接到偏置電阻33的一端300，偏置電阻33的另一端接地，偏置電源VTTX連接至偏置電阻不接地的一端300。

為滿足節(jié)點(diǎn)301的電位與偏置電源VTT＝VDDPECL-2V等效，偏置電阻Rbias需滿足Rbias＝(VDDPECL-2V)/28mA。

實(shí)施例3：

如圖4所示，輸出端VOUT+和VOUT-按照戴維南網(wǎng)絡(luò)的端接形式400，分別接上拉127歐姆電阻到電源VDDPECL和下拉83歐姆到地。交叉耦合對偏置電源VTTX由分壓電阻網(wǎng)絡(luò)401提供。分壓電阻網(wǎng)絡(luò)由連接到電源VDDPECL的上拉127歐姆電阻和連接到地的下拉83歐姆電阻構(gòu)成，其中間節(jié)點(diǎn)402與交叉耦合對偏置電源VTTX相連。

在負(fù)載形式為戴維南型網(wǎng)絡(luò)400的情況下，即每個(gè)輸出端接上拉127歐姆電阻41、42到電源VDDPECL和下拉83歐姆電阻43、44到地，偏置電源VTTX連接至分壓電阻網(wǎng)絡(luò)401的中間節(jié)點(diǎn)402。

它包含一個(gè)上拉電阻45和一個(gè)下拉電阻46，阻值分別為127歐姆和83歐姆。以上所述，僅為本發(fā)明最佳的具體實(shí)施方式，但本發(fā)明的保護(hù)范圍并不局限于此，任何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi)，可輕易想到的變化或替換，都應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。

本發(fā)明說明書中未作詳細(xì)描述的內(nèi)容屬于本領(lǐng)域?qū)I(yè)技術(shù)人員的公知技術(shù)。