專利名稱：用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法和系統(tǒng)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法和系統(tǒng)，更具體地說，本發(fā)明涉及基于兩個(gè)電源之間的電位差的比較結(jié)果而執(zhí)行的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法和系統(tǒng)，其中一個(gè)電源為用于輸出緩沖器中輸出的電源(VDDQ)，而另一個(gè)電源為在布置于動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(SDRAM)等的前級(jí)中的電路中內(nèi)部使用的電源(VDD)。
本發(fā)明申請(qǐng)要求于2002年10月10日申請(qǐng)的日本專利申請(qǐng)No.2002-298009的優(yōu)先權(quán)，在這里合并參考所述專利申請(qǐng)No.2002-298009的內(nèi)容。
現(xiàn)有技術(shù)的描述為了使從輸出緩沖器(諸如SDRAM等)中輸出的數(shù)據(jù)由接收部分準(zhǔn)確地識(shí)別，噪聲容限必須是高的，并且保存重要數(shù)據(jù)的時(shí)期比率(有效期限)必須是大的，并且使用數(shù)據(jù)窗作為顯示該程度的概念，。另外，為了使有效期限更長(zhǎng)，輸出數(shù)據(jù)必須在其高電平和低電平之間具有平衡，并且過渡部分的斜度必須是大的。通常，當(dāng)數(shù)據(jù)選通信號(hào)(DQS)與數(shù)據(jù)輸出(DQ)之間的歪斜更小時(shí)，數(shù)據(jù)窗會(huì)變得更好。
為了延長(zhǎng)輸出數(shù)據(jù)的有效期限而進(jìn)行的數(shù)據(jù)的轉(zhuǎn)換速度的控制在改進(jìn)數(shù)據(jù)窗方面是有效的。按照慣例，通常所述的數(shù)據(jù)轉(zhuǎn)換速度的控制是以預(yù)定的固定方式并根據(jù)外部設(shè)定而執(zhí)行的。(盡管在現(xiàn)有技術(shù)中上的測(cè)量是在常規(guī)努力的范圍內(nèi)執(zhí)行測(cè)量的，但是沒有獲得關(guān)于上述相關(guān)技術(shù)的具體描述內(nèi)容的參考信息)。
然而，與其他裝置相關(guān)的因素(諸如電源電壓方面的改變)會(huì)導(dǎo)致輸出數(shù)據(jù)的有效期限變化。例如，如果在用于向產(chǎn)生輸出數(shù)據(jù)的輸出緩沖器輸出電力的電源(VDDQ)與用于從內(nèi)部向布置于輸出緩沖器前級(jí)中的電路供應(yīng)電力的電源(VDD)之間的電位差發(fā)生變化，那么輸出數(shù)據(jù)的有效期限會(huì)變短。
也就是說，存在這樣一個(gè)問題，即，在具有包括用于輸出的電源和內(nèi)部使用的電源兩種類型電源或兩種以上類型電源的裝置中，當(dāng)由于操作期間的內(nèi)在因素或外在因素導(dǎo)致與初始電位差不同的電位差出現(xiàn)在用于輸出的電源和內(nèi)部使用的電源之間時(shí)，由于在已經(jīng)出現(xiàn)電位差的狀態(tài)下沒有基于適當(dāng)設(shè)定的轉(zhuǎn)換速度的控制(或速度控制)，因此使輸出的數(shù)據(jù)窗惡化。
發(fā)明概述由于上述問題，本發(fā)明的一個(gè)目的是提供一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法和系統(tǒng)，所述方法和系統(tǒng)能夠在操作期間檢測(cè)具有兩種或多種類型電源的裝置中的多個(gè)電源之間的電位差并且能夠根據(jù)電位差的檢測(cè)結(jié)果實(shí)施最佳轉(zhuǎn)換速度控制，從而改進(jìn)能夠進(jìn)行高速數(shù)據(jù)傳輸?shù)臄?shù)據(jù)窗。
依照本發(fā)明的第一方面，提供一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法，所述方法包括這樣的步驟，即，以指定定時(shí)對(duì)在兩個(gè)或多個(gè)電源之間的電位差進(jìn)行抽樣以產(chǎn)生信號(hào)，變化趨勢(shì)所述信號(hào)每個(gè)都表示電位差中變化趨勢(shì)，以及基于每一個(gè)表示電位差中變化趨勢(shì)的信號(hào)改變?cè)谳敵鰯?shù)據(jù)升高或降低時(shí)出現(xiàn)的過渡速度。
依照本發(fā)明的第二方面，提供了一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法，所述方法包括
電位差檢測(cè)電路，所述電位差檢測(cè)電路用于檢測(cè)第一電源和第二電源之間的電位差的降低從而以指定定時(shí)產(chǎn)生第一信號(hào)，以及用于檢測(cè)第一電源和第二電源之間的電位差的增加從而以指定定時(shí)產(chǎn)生第二信號(hào)；以及轉(zhuǎn)換速度控制電路，用于當(dāng)所述第一信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)下降時(shí)出現(xiàn)的過渡速度，并且當(dāng)所述第二信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)上升時(shí)進(jìn)行的過渡速度以產(chǎn)生輸出數(shù)據(jù)。
在前述第二方面中，優(yōu)選的模式為，所述電位差檢測(cè)電路包括用于當(dāng)所述第一電源與所述第二電源之間的電位差變?yōu)轭A(yù)定值或更小時(shí)產(chǎn)生輸出的第一差分放大電路、用于以指定定時(shí)閉鎖來自于所述第一差分放大電路的輸出并用于產(chǎn)生所述第一信號(hào)的第一抽樣電路、用于當(dāng)所述第一電源與所述第二電源之間的電位差變?yōu)轭A(yù)定值或更大時(shí)產(chǎn)生輸出的第二差分放大電路以及用于閉鎖來自于所述第二差分放大電路的輸出并用于產(chǎn)生所述第二信號(hào)的第二抽樣電路。
另一個(gè)優(yōu)選模式為，在所述電位差檢測(cè)電路中，產(chǎn)生所述第一或第二信號(hào)的指定定時(shí)為接收外部指令的定時(shí)。
另一個(gè)優(yōu)選模式為，所述外部指令為以下至少一種存儲(chǔ)器中的寫指令和讀取指令、用于為啟動(dòng)SDRAM中的行系統(tǒng)提供指示的ACTIVE指令、用于為操作模式設(shè)定寄存器的設(shè)定提供指示的MRS(模式寄存器設(shè)定)指令、以及用于為擴(kuò)展操作模式設(shè)定寄存器的設(shè)定提供指示的EMRS(擴(kuò)展模式寄存器設(shè)定)指令。
另一個(gè)優(yōu)選模式為，在所述電位差檢測(cè)電路中，產(chǎn)生所述第一或第二信號(hào)的指定定時(shí)為這樣的定時(shí)，即，當(dāng)接收到用于為操作模式設(shè)定寄存器的設(shè)定提供指示的所述MRS指令或用于為擴(kuò)展操作模式設(shè)定寄存器的設(shè)定提供指示的所述EMRS指令時(shí)設(shè)定在另一個(gè)寄存器處的定時(shí)。
另一個(gè)優(yōu)選模式為，所述轉(zhuǎn)換速度控制電路包括驅(qū)動(dòng)器電路和輸出緩沖器電路，所述驅(qū)動(dòng)器電路用于當(dāng)所述第一信號(hào)顯著時(shí)在所述第一和第二輸出數(shù)據(jù)上實(shí)施控制從而增大在輸出數(shù)據(jù)下降時(shí)出現(xiàn)的過渡速度，并且用于當(dāng)所述第二信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)上升時(shí)出現(xiàn)的過渡速度并產(chǎn)生第一和第二輸出數(shù)據(jù)，所述輸出緩沖器電路用于當(dāng)?shù)谝缓偷诙敵鰯?shù)據(jù)都處于低電平時(shí)產(chǎn)生高電平輸出以及當(dāng)?shù)谝缓偷诙敵鰯?shù)據(jù)都處于高電平時(shí)產(chǎn)生低電平輸出。
另一個(gè)優(yōu)選模式為，所述轉(zhuǎn)換速度控制電路包括邏輯操作電路和選擇器電路，其中所述邏輯操作電路具有第一邏輯裝置，所述第一邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘上升時(shí)被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于高電平；第二邏輯裝置，所述第二邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘下降時(shí)被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于高電平；第三邏輯裝置，所述第三邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘上升時(shí)被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于低電平；以及第四邏輯裝置，所述第四邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘下降時(shí)被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于低電平，所述選擇器電路能夠根據(jù)用于輸出的補(bǔ)充時(shí)鐘信號(hào)從來自于第一邏輯裝置中的輸出和來自于第二邏輯裝置中的輸出中選擇輸出并產(chǎn)生所述第一輸入數(shù)據(jù)，以及能夠根據(jù)用于輸出的補(bǔ)充時(shí)鐘信號(hào)從來自于第三邏輯裝置中的輸出和來自于第四邏輯裝置中的輸出中選擇輸出并產(chǎn)生所述第二輸入數(shù)據(jù)。
構(gòu)造對(duì)于上述構(gòu)造，由于通過在SDRAM等的輸出緩沖器中執(zhí)行所述轉(zhuǎn)換速度控制的部分中包含了電位差檢測(cè)電路并且通過利用用于輸出的電源VDDQ和內(nèi)部使用的電源VDD之間的電位差的對(duì)比結(jié)果而實(shí)現(xiàn)轉(zhuǎn)換速度控制，因此即使在包含每個(gè)VDDQ和VDD的最小/最大值的組合的最壞條件下，也能改進(jìn)輸出窗并可進(jìn)行穩(wěn)定的高速數(shù)據(jù)傳輸。
附圖的簡(jiǎn)要說明從以下結(jié)合附圖所作出的詳細(xì)描述中將明白本發(fā)明的上述和其他目的、優(yōu)點(diǎn)和特征，其中

圖1A和1B是框圖，示出了本發(fā)明第一實(shí)施例所涉及的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的電路的基本構(gòu)造構(gòu)造；圖2是圖表，用于解釋本發(fā)明第一實(shí)施例所涉及的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法所執(zhí)行的操作；圖3是圖表，示出了本發(fā)明第一實(shí)施例所涉及的VDD-VDDQ電位差檢測(cè)電路的具體構(gòu)造；圖4是圖表，示出了當(dāng)利用第一實(shí)施例的轉(zhuǎn)換速度控制方法以實(shí)現(xiàn)DDR(雙倍數(shù)據(jù)傳輸速率)SDRAM的輸出數(shù)據(jù)上的控制時(shí)所使用的轉(zhuǎn)換速度控制電路和輸出緩沖器電路的具體構(gòu)造；圖5是圖表，用于解釋使用圖4中所示的電路構(gòu)造的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法所執(zhí)行的操作；圖6是圖表，示出了當(dāng)VDD最小時(shí)出現(xiàn)的tDQSQ值(用于表示輸出數(shù)據(jù)窗改進(jìn)程度的交流電特征值)的改進(jìn)，所述tDQSQ值是通過本發(fā)明第一實(shí)施例的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法獲得的；以及圖7是圖表，示出了當(dāng)VDD最大時(shí)出現(xiàn)的tDQSQ值的改進(jìn)，所述tDQSQ值是通過本發(fā)明第一實(shí)施例的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法獲得的。
優(yōu)選實(shí)施例的詳細(xì)描述下面將參照附圖使用各種實(shí)施例進(jìn)一步詳細(xì)地描述實(shí)現(xiàn)本發(fā)明的最佳模式。
第一實(shí)施例圖1A和1B是框圖，示出了本發(fā)明第一實(shí)施例所涉及的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的電路的基本構(gòu)造。圖2是圖表，用于解釋本發(fā)明第一實(shí)施例所涉及的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法所執(zhí)行的操作。圖3是圖表，示出了本發(fā)明第一實(shí)施例所涉及的VDD-VDDQ電位差檢測(cè)電路的具體構(gòu)造。圖4是圖表，示出了當(dāng)利用第一實(shí)施例的轉(zhuǎn)換速度控制方法以實(shí)現(xiàn)DDR(雙倍數(shù)據(jù)傳輸速率)SDRAM的輸出數(shù)據(jù)上的控制時(shí)所使用的轉(zhuǎn)換速度控制電路和輸出緩沖器電路的具體構(gòu)造。圖5是圖表，用于解釋使用圖4中所示的電路構(gòu)造的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法所執(zhí)行的操作。圖6是圖表，示出了當(dāng)VDD最小時(shí)出現(xiàn)的tDQSQ值(用于表示輸出數(shù)據(jù)窗改進(jìn)程度的交流電特征值)的改進(jìn)，所述tDQSQ值是通過本發(fā)明第一實(shí)施例的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法獲得的。圖7是圖表，示出了當(dāng)VDD最大時(shí)出現(xiàn)的tDQSQ值的改進(jìn)，所述tDQSQ值是通過本發(fā)明第一實(shí)施例的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法獲得的。
基本構(gòu)造圖1A示出了第一實(shí)施例所涉及的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的VDD-VDDQ電位差檢測(cè)電路。1B示出了第一實(shí)施例所涉及的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的轉(zhuǎn)換速度控制電路。
如圖1A中所示的，VDD-VDDQ電位差檢測(cè)電路1主要包括差分放大器11和12以及閂鎖電路13和14。當(dāng)內(nèi)部使用的電源VDD與用于輸出的電源VDDQ之間的電位差變?yōu)榻o定值或更小時(shí)，差分放大器11產(chǎn)生低電平輸出，并且閂鎖電路13隨定時(shí)脈沖WT閉鎖來自于差分放大器11的輸出并輸出低電平信號(hào)SLP。當(dāng)內(nèi)部使用的電源VDD與用于輸出的電源VDDQ之間的電位差變?yōu)榻o定值或更大時(shí)，差分放大器12產(chǎn)生高電平輸出，并且閂鎖電路14隨定時(shí)脈沖WT閉鎖來自于差分放大器12的輸出并輸出高電平信號(hào)SLN。
如圖1B中所示的，轉(zhuǎn)換速度控制電路2主要包括驅(qū)動(dòng)電路3和輸出緩沖器電路4。驅(qū)動(dòng)電路3具有第一驅(qū)動(dòng)電路36和第二驅(qū)動(dòng)電路312，所述第一驅(qū)動(dòng)電路36適合于通過變換器31、PMOS(P-溝道金屬氧化物半導(dǎo)體)晶體管32以及NMOS(N-溝道金屬氧化物半導(dǎo)體)晶體管33接收數(shù)據(jù)DATAPj和產(chǎn)生輸出信號(hào)DOPj_B，并且適合于通過改變使用信號(hào)SLP的PMOS晶體管34的驅(qū)動(dòng)能力與使用信號(hào)SLN的NMOS晶體管35的驅(qū)動(dòng)能力之間的比率而執(zhí)行輸出信號(hào)DOPj_B上的速度(定定時(shí))校準(zhǔn)，所述第二驅(qū)動(dòng)電路312適合于通過變換器37、PMOS晶體管38以及NMOS晶體管39接收數(shù)據(jù)DATANj和產(chǎn)生輸出信號(hào)DONj_B，并且適合于通過改變使用信號(hào)SLP的PMOS晶體管310的驅(qū)動(dòng)能力與使用信號(hào)SLN的NMOS晶體管311的驅(qū)動(dòng)能力之間的比率而執(zhí)行輸出信號(hào)DONj_B上的速度(定定時(shí))校準(zhǔn)。而且，輸出緩沖器電路4具有PMOS晶體管41和NMOS晶體管42，所述PMOS晶體管41適合于通過它的門接收輸出信號(hào)DOPj_B以及在外端子DQj處產(chǎn)生輸出，所述NMOS晶體管42適合于通過它的門接收輸出信號(hào)DONj_B以及在外端子DQj處產(chǎn)生輸出。
接下來，將參照?qǐng)D2描述圖1中所示的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的操作。在圖2中，將描述在SDR(單一數(shù)據(jù)傳輸率)SDRAM具有VDD＝2.5V和VDDQ＝1.8V的電源系統(tǒng)的情況下執(zhí)行的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的操作。圖1中分別示出的驅(qū)動(dòng)電路3和輸出緩沖器電路4以三態(tài)緩沖器的方式操作，如果不考慮信號(hào)SLP和SLN并且當(dāng)輸入數(shù)據(jù)DATAPj＝“H”(high)以及DATANj＝“H”時(shí)，輸出緩沖器電路4中的PMOS晶體管41被轉(zhuǎn)為ON，而NMOS晶體管42被轉(zhuǎn)為OFF，并且來自于外端子DQj的輸出被驅(qū)動(dòng)得變高。同樣，當(dāng)輸入數(shù)據(jù)DATAPj＝“L”(low)以及DATANj＝“L”時(shí)，輸出緩沖器電路4中的PMOS晶體管41被轉(zhuǎn)為OFF，而NMOS晶體管42被轉(zhuǎn)為ON，并且來自于外端子DQj的輸出被驅(qū)動(dòng)得變低，并且當(dāng)輸入數(shù)據(jù)DATAPj＝“L”(low)以及DATANj＝“H”時(shí)，來自于外端子DQj的輸出在電平方面變高。
在圖2中所示的時(shí)間圖的第一第一半時(shí)(左側(cè))中，示出了當(dāng)由于內(nèi)在因素或外在因素導(dǎo)致電源VDD與電源VDDQ之間的電位差變小時(shí)要執(zhí)行的操作。在圖2中所示的示例中，電位差為0.5V或更低(2.35V-1.85V)。例如，當(dāng)輸入寫(WRITE)指令時(shí)，對(duì)來自于VDD-VDDQ電位差檢測(cè)電路1中電源VDD和VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣，并且因此，信號(hào)SLP在電平方面變低而且信號(hào)SLN在電平方面也變低。
因此，當(dāng)接下來通過輸入讀出(READ)命令而執(zhí)行輸出操作時(shí)，在第一驅(qū)動(dòng)電路區(qū)36和第二驅(qū)動(dòng)電路區(qū)312中輸出DOPj_B和DONj_B變?yōu)樘幱诟唠娖?，并且作出修正以增大來自于外端子DQj的輸出的“L”轉(zhuǎn)換速度(tF)。
另外，在圖2中所示的時(shí)間圖的第二半時(shí)(右側(cè))中，示出了當(dāng)由于內(nèi)在因素或外在因素導(dǎo)致電源VDD與電源VDDQ之間的電位差變大時(shí)要執(zhí)行的操作。在圖2中所示的示例中，電位差為1.0V或更高(2.8V-1.8V)。例如，當(dāng)輸入寫(WRITE)指令時(shí)，對(duì)來自于VDD-VDDQ電位差檢測(cè)電路1中電源VDD和VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣，并且因此，信號(hào)SLP在電平方面變高而且信號(hào)SLN在電平方面也變高。因此，當(dāng)接下來依照讀出(READ)命令的輸入而執(zhí)行輸出操作時(shí)，在第一驅(qū)動(dòng)電路區(qū)36和第二驅(qū)動(dòng)電路區(qū)312中，輸出DOPj_B和DONj_B變?yōu)樘幱诘碗娖剑⑶易鞒鲂拚栽龃髞碜杂谕舛俗覦Qj的輸出的“H”轉(zhuǎn)換速度(tR)。
因此，與傳統(tǒng)技術(shù)的情況不同，依照本實(shí)施例，由于是以這樣一種方式執(zhí)行轉(zhuǎn)換速度控制方法的，即，可糾正轉(zhuǎn)換速度的惡化，因此可改進(jìn)輸出窗，而在傳統(tǒng)技術(shù)中，由于操作期間電源VDD和VDDQ之間的電位差的變化所導(dǎo)致的轉(zhuǎn)換速度tR或者轉(zhuǎn)換速度tF的惡化，致使在其高電平和低電平之間輸出是不平衡的。
具體構(gòu)造如圖3中所示的，本實(shí)施例的VDD-VDDQ電位差檢測(cè)電路1包括差分放大器A區(qū)5、差分放大器B區(qū)6以及抽樣電路區(qū)7。差分放大器A區(qū)5是由適合于在分開的電壓比設(shè)定區(qū)AR1中為內(nèi)部使用的電源VDD檢測(cè)電位差以及在分開的電壓比設(shè)定區(qū)AR2中為用于輸出的電源VDDQ檢測(cè)電位差的差分放大器構(gòu)成的，使得所述差分放大器最優(yōu)化以便于當(dāng)輸出數(shù)據(jù)通常為“L”電平時(shí)發(fā)生壓降時(shí)控制速度(tF)，并且所述差分放大器具有MOS電容器AM1和MOS電容器AM2，所述MOS電容器AM1形成過濾器，所述過濾器用以去除分開的電壓比設(shè)定區(qū)AR1的輸出中的噪音以及用以抵償輸出電平，所述MOS電容器AM2形成過濾器，所述過濾器用以去除分開的電壓比設(shè)定區(qū)AR2的輸出中的噪音以及用以抵償輸出電平。
差分放大器B區(qū)6是由適合于在分開的電壓比設(shè)定區(qū)BR1中為內(nèi)部使用的電源VDD檢測(cè)電位差以及在分開的電壓比設(shè)定區(qū)BR2中為用于輸出的電源VDDQ檢測(cè)電位差的差分放大器構(gòu)成的，使得所述差分放大器最優(yōu)化以便于當(dāng)輸出數(shù)據(jù)通常為“H”電平時(shí)發(fā)生壓降時(shí)控制速度(tR)，并且所述差分放大器具有MOS電容器BM1和MOS電容器BM2，所述MOS電容器BM1形成過濾器，所述過濾器用以去除分開的電壓比設(shè)定區(qū)BR1的輸出中的噪音以及用以抵償輸出電平，所述MOS電容器BM2形成過濾器，所述過濾器用以去除分開的電壓比設(shè)定區(qū)BR2的輸出中的噪音以及用以抵償輸出電平。
在本實(shí)施例中，抽樣電路區(qū)7適合于當(dāng)SDRAM接收寫(WRITE)指令時(shí)對(duì)電位差進(jìn)行抽樣，并且具有閂鎖電路AL以便于當(dāng)寫(WRITE)指令傳出時(shí)根據(jù)從內(nèi)部傳出的脈沖信號(hào)WT閉鎖來自于差分放大器A區(qū)5的輸出，還具有閂鎖電路BL，以便于當(dāng)寫(WRITE)指令傳出時(shí)根據(jù)從內(nèi)部傳出的脈沖信號(hào)WT閉鎖來自于差分放大器B區(qū)6的輸出。
在圖3中，信號(hào)EN_B為用于使得本實(shí)施例的VDD-VDDQ電位差檢測(cè)電路1處于運(yùn)轉(zhuǎn)狀態(tài)中的起動(dòng)信號(hào)，并且信號(hào)RST為用于使得閂鎖電路AL和閂鎖電路BL的閉鎖數(shù)據(jù)復(fù)位的復(fù)位信號(hào)。
如圖4中所示的，本實(shí)施例的轉(zhuǎn)換速度控制電路8包括NAND/NOR電路區(qū)81、選擇器電路區(qū)82、驅(qū)動(dòng)電路83以及輸出緩沖器電路84。
在轉(zhuǎn)換速度控制電路8中，NAND/NOR電路區(qū)81由以下部件構(gòu)成的用以接收從存儲(chǔ)器中讀取并在外部時(shí)鐘上升時(shí)輸出的數(shù)據(jù)信號(hào)DatajR以便于對(duì)來自于例如DDR SDRAM(SDRAM在雙數(shù)據(jù)傳輸速度下運(yùn)轉(zhuǎn))的輸出數(shù)據(jù)實(shí)施控制的NAND電路811和NOR電路813、能夠使信號(hào)DOCR(低阻抗/高阻抗控制信號(hào))通過它們的門的輸出緩沖器、用以接收在外部時(shí)鐘下降時(shí)輸出的數(shù)據(jù)信號(hào)DatajF的NAND電路812和NOR電路814、能夠使信號(hào)DOCF(低阻抗/高阻抗控制信號(hào))通過它們的門的輸出緩沖器。
選擇器電路區(qū)82包括門電路821和822以及門電路823和824，所述門電路821和822用于根據(jù)補(bǔ)充的時(shí)鐘信號(hào)QCLK和QCLK_B選擇來自于NAND電路811和812的一個(gè)輸出并且通過變換器825輸出輸出數(shù)據(jù)DATAPj，所述門電路823和824用于根據(jù)補(bǔ)充的時(shí)鐘信號(hào)QCLK和QCLK_B選擇來自于NOR電路813和814的一個(gè)輸出并且通過變換器826輸出輸出數(shù)據(jù)DATANj。
驅(qū)動(dòng)電路83具有與圖1中所示的驅(qū)動(dòng)電路區(qū)3的構(gòu)造等同的構(gòu)造，并且驅(qū)動(dòng)電路83包括第一驅(qū)動(dòng)電路區(qū)836和第二驅(qū)動(dòng)電路區(qū)8312，所述第一驅(qū)動(dòng)電路836用于通過變換器831、PMOS晶體管832、NMOS晶體管833接收數(shù)據(jù)DATAPj和產(chǎn)生輸出信號(hào)DOPj_B，并且用于通過改變使用信號(hào)SLP的PMOS晶體管834的驅(qū)動(dòng)能力與使用信號(hào)SLN的NMOS晶體管835的驅(qū)動(dòng)能力之間的比率而執(zhí)行輸出信號(hào)DOPj_B上的速度(定時(shí))校準(zhǔn)，所述第二驅(qū)動(dòng)電路8312用于通過變換器837、PMOS晶體管838、NMOS晶體管839接收數(shù)據(jù)DATANj和產(chǎn)生輸出信號(hào)DONj_B，并且用于通過改變使用信號(hào)SLP的PMOS晶體管8310的驅(qū)動(dòng)能力與使用信號(hào)SLN的NMOS晶體管8311的驅(qū)動(dòng)能力之間的比率而執(zhí)行輸出信號(hào)DONj_B上的速度(定時(shí))校準(zhǔn)。
因此，在選擇器電路區(qū)82中的補(bǔ)充的時(shí)鐘信號(hào)QCLK和QCLK_B已選擇外部時(shí)鐘的上升或下降時(shí)數(shù)據(jù)被輸出之后，信號(hào)DOPj_B和DONj_B被驅(qū)動(dòng)電路83輸出，已根據(jù)從圖3中所示的VDD-VDDQ電位差檢測(cè)電路1中供給的信號(hào)SLP和SLN將所述驅(qū)動(dòng)電路83的驅(qū)動(dòng)能力適當(dāng)?shù)匦?zhǔn)。
輸出緩沖器電路84具有與圖1中所示的輸出緩沖器電路4的構(gòu)造等效的構(gòu)造，并且輸出緩沖器電路84包括PMOS晶體管841和NMOS晶體管842，所述PMOS晶體管41和NMOS晶體管842用于分別通過它們的門接收其上已由驅(qū)動(dòng)電路83執(zhí)行了速度校準(zhǔn)的信號(hào)DOPj_B以及DONj_B，并且用于在外端子DQj處產(chǎn)生輸出。
下面將描述圖4中所示的轉(zhuǎn)換速度控制電路8的操作，在圖4中所示的NAND/NOR電路區(qū)81中，NAND電路811操作以NAND(AND與轉(zhuǎn)換)在外部時(shí)鐘上升時(shí)被輸出的數(shù)據(jù)信號(hào)DatajR和隨后使用的輸出緩沖器起動(dòng)信號(hào)DOCR并且當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)中時(shí)傳播及輸出在外部時(shí)鐘上升時(shí)被輸出的數(shù)據(jù)信號(hào)DatajR，并且當(dāng)輸出緩沖器處于非起動(dòng)狀態(tài)中時(shí)，產(chǎn)生高電平輸出從而使得輸出數(shù)據(jù)DOPj_B在電平方面變高。另外，NAND電路812操作以NAND在外部時(shí)鐘下降時(shí)被輸出的數(shù)據(jù)信號(hào)DatajF和隨后使用的輸出緩沖器起動(dòng)信號(hào)DOCF并且當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)中時(shí)傳播及輸出在外部時(shí)鐘下降時(shí)被輸出的數(shù)據(jù)信號(hào)DatajF，并且當(dāng)輸出緩沖器處于非起動(dòng)狀態(tài)中時(shí)，產(chǎn)生高電平輸出從而使得輸出數(shù)據(jù)DOPj_B在電平方面變高。
NOR電路813操作以NOR在外部時(shí)鐘上升時(shí)被輸出的數(shù)據(jù)信號(hào)DatajR和隨后使用的輸出緩沖器起動(dòng)信號(hào)DOCR并且當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)中時(shí)傳播及輸出在外部時(shí)鐘上升時(shí)被輸出的數(shù)據(jù)信號(hào)DatajR，并且當(dāng)輸出緩沖器處于非起動(dòng)狀態(tài)中時(shí)，產(chǎn)生低電平輸出從而使得輸出數(shù)據(jù)DONj_B在電平方面變低。NOR電路814操作以NOR在外部時(shí)鐘下降時(shí)被輸出的數(shù)據(jù)信號(hào)DatajF和隨后使用的輸出緩沖器起動(dòng)信號(hào)DOCF并且當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)中時(shí)傳播及輸出在外部時(shí)鐘下降時(shí)被輸出的數(shù)據(jù)信號(hào)DatajF，并且當(dāng)輸出緩沖器處于非起動(dòng)狀態(tài)中時(shí)，產(chǎn)生低電平輸出從而使得輸出數(shù)據(jù)DONj_B在電平方面變低。
選擇器電路區(qū)82通過三態(tài)門821和822根據(jù)輸出補(bǔ)充的時(shí)鐘信號(hào)QCLK和QCLK_B選擇來自于NAND電路811的輸出或來自于NAND電路812的輸出，使用轉(zhuǎn)換器825轉(zhuǎn)換所選擇的輸出并產(chǎn)生輸出數(shù)據(jù)DATAPj，并且還通過三態(tài)門823和824根據(jù)輸出補(bǔ)充的時(shí)鐘信號(hào)QCLK和QCLK_B選擇來自于NOR電路813的輸出或來自于NOR電路814的輸出，使用轉(zhuǎn)換器826轉(zhuǎn)換所選擇的輸出并產(chǎn)生輸出數(shù)據(jù)DATANj。驅(qū)動(dòng)電路83和輸出緩沖器電路84的操作與圖1中所示的第一實(shí)施例中的操作相同。
接下來，將參照?qǐng)D5描述圖3和圖4中所示的用于執(zhí)行用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法的操作。在圖5中，描述了在VDD＝2.5V以及VDDQ＝1.8V的電源系統(tǒng)的DDR SDRAM的情況下所執(zhí)行的輸出數(shù)據(jù)的轉(zhuǎn)換速度控制操作。
在圖5中所示的時(shí)間圖的第一半時(shí)(左側(cè))中，當(dāng)由于內(nèi)在因素或外在因素導(dǎo)致電源VDD與電源VDDQ之間的電位差變小時(shí)，(在圖5中所示的示例中，電位差為0.5V或更低(2.35V-1.85V))，當(dāng)輸入寫(WRITE)指令時(shí)，對(duì)來自于VDD-VDDQ電位差檢測(cè)電路1中電源VDD和VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣，并且因此，信號(hào)SLP在電平方面變低而且信號(hào)SLN在電平方面也變低。
接下來，通過輸入讀出(READ)命令，在輸出緩沖器起動(dòng)信號(hào)DOCR被輸出的情況下，當(dāng)時(shí)鐘QCLK上升時(shí)數(shù)據(jù)DatajR被輸出。另外，在輸出緩沖器起動(dòng)信號(hào)DOCF被輸出的情況下，當(dāng)時(shí)鐘QCLK_B上升時(shí)數(shù)據(jù)DatajF被輸出。因此在驅(qū)動(dòng)電路83中，根據(jù)施加到通過選擇器電路區(qū)82輸出的數(shù)據(jù)DATAPj和DATANj上的信號(hào)SLP和SLN控制以改變PMOS和NMOS晶體管的驅(qū)動(dòng)能力的比率，數(shù)據(jù)DOPj_B和DONj_B被輸出并且作出修正以增大輸出數(shù)據(jù)DQj的輸出的“L”轉(zhuǎn)換速度(tF)。
而且，在圖5中所示的時(shí)間圖的第二半時(shí)(右側(cè))中，當(dāng)由于內(nèi)在因素或外在因素導(dǎo)致電源VDD與電源VDDQ之間的電位差變大時(shí)，(在圖5中所示的示例中，電位差為1.0V或更高(2.8V-1.8V))，當(dāng)輸入寫(WRITE)指令時(shí)，對(duì)來自于VDD-VDDQ電位差檢測(cè)電路1中電源VDD和VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣，并且因此，信號(hào)SLP在電平方面變高而且信號(hào)SLN在電平方面也變高。接下來，通過輸入讀出(READ)命令，在輸出緩沖器起動(dòng)信號(hào)DOCR被輸出的情況下，當(dāng)時(shí)鐘QCLK上升時(shí)數(shù)據(jù)DatajR被輸出。另外，在輸出緩沖器起動(dòng)信號(hào)DOCF被輸出的情況下，當(dāng)時(shí)鐘QCLK_B上升時(shí)數(shù)據(jù)DatajF被輸出。因此在驅(qū)動(dòng)電路83中，根據(jù)施加到通過選擇器電路區(qū)82輸出的數(shù)據(jù)DATAPj和DATANj上的信號(hào)SLP和SLN控制以改變PMOS和NMOS晶體管的驅(qū)動(dòng)能力的比率，數(shù)據(jù)DOPj_B和DONj_B被輸出并且作出修正以增大輸出數(shù)據(jù)DQj“H轉(zhuǎn)換速度(tR)。
因此，與傳統(tǒng)技術(shù)的情況不同，依照本實(shí)施例，由于是以這樣一種方式執(zhí)行轉(zhuǎn)換速度控制方法的，即，可糾正轉(zhuǎn)換速度的惡化，因此可改進(jìn)輸出窗，而在傳統(tǒng)技術(shù)中，由于操作期間電源VDD和VDDQ之間的電位差的變化所導(dǎo)致的轉(zhuǎn)換速度tR或者轉(zhuǎn)換速度tF的惡化，致使在其高電平和低電平之間輸出是不平衡的。
在下文中，將參照?qǐng)D6和圖7描述本實(shí)施例中所示的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法具體效果的示例。圖6和圖7示出了在VDD＝2.5V以及VDDQ＝1.8V的電源系統(tǒng)的DDR SDRAM的情況下來自于VDDQ到tVDDQ的改進(jìn)的模擬的結(jié)果(DQS相對(duì)于DQ歪斜，其中DQS＝求得的數(shù)據(jù)，DQ＝數(shù)據(jù)輸出)。圖6是當(dāng)VDD最小時(shí)(2.35V)所獲得的示例，而圖7是當(dāng)VDD最大時(shí)(2.8V)所獲得的示例。而且，“tDQSQ”數(shù)值為用于表示輸出數(shù)據(jù)窗的改進(jìn)程度的AC特征值，并且“tDQSQ”數(shù)值由DDR SDRAM的規(guī)格(JESD79R1和JESD79R2)指定，所述DDRSDRAM被JEDEC(電子設(shè)備工程聯(lián)合委員會(huì))標(biāo)準(zhǔn)化。當(dāng)tDQSQ的絕對(duì)值越小時(shí)，就可獲得越出色的數(shù)據(jù)窗。
如圖6中所示的，在其中VDDQ處于轉(zhuǎn)換速度切換電平(在圖6中所示的圖表中約1.85V)的狀態(tài)中，作出信號(hào)SLP的ON/OFF切換。圖6中所示的“SLP ON”表示信號(hào)SLP處于“L”電平，而“SLP OFF”表示信號(hào)SLP處于“H”電平。在圖6的圖表中所示的電源VDD和VDDQ之間的電位差的狀態(tài)下，始終出現(xiàn)“SLP OFF”狀態(tài)。在圖6中所示的圖表中，為了比較，用細(xì)實(shí)線表示出當(dāng)未施加本發(fā)明所涉及的轉(zhuǎn)換速度控制時(shí)以及當(dāng)保持“SLP OFF”狀態(tài)或“SLP ON”狀態(tài)時(shí)出現(xiàn)的“tDQSQ”中的變化，在SDRAM裝置的每個(gè)MOS連接點(diǎn)處于高溫(110℃)和低溫(-5℃)條件下，該變化與VDDQ無關(guān)。
在圖6中所示的圖表中，粗線表示出當(dāng)施加本發(fā)明所涉及的轉(zhuǎn)換速度控制時(shí)出現(xiàn)的“tDQSQ”值中的變化，其中在轉(zhuǎn)換速度切換電平處，在高溫(粗虛線)和低溫(粗實(shí)線)的每種條件下，發(fā)生了VDDQ上的“tDQSQ”值的依賴性的移動(dòng)，因此減小了VDDQ上的依賴。
如從圖6中可看出的，當(dāng)tDQSQ最大和最小時(shí)，當(dāng)出現(xiàn)VDDQ的電位變化時(shí)，tDQSQ的絕對(duì)值變得更小，并且因此，提高了tDQSQ的最差值。
圖7示出了當(dāng)VDDQ處于轉(zhuǎn)換速度切換電平(在圖7中所示的圖表中約1.8V)的狀態(tài)中，發(fā)生的信號(hào)SLN的ON和OFF之間的切換。在圖7中“SLN ON”表示信號(hào)SLN處于高電平，而“SLN OFF”表示信號(hào)SLN處于低電平。在圖7中所示的電源VDD和VDDQ之間的電位差的狀態(tài)下，始終出現(xiàn)“SLP OFF”狀態(tài)。
在圖7中所示的圖表中，如圖6中圖表的情況一樣，為了比較，用細(xì)實(shí)線表示出當(dāng)未施加本發(fā)明所涉及的轉(zhuǎn)換速度控制時(shí)以及當(dāng)保持“SLP OFF”狀態(tài)或“SLP ON”狀態(tài)時(shí)出現(xiàn)的“tDQSQ”中的變化，在SDRAM裝置的每個(gè)MOS連接點(diǎn)處于高溫(110℃)和低溫(-5℃)條件下，該變化與VDDQ無關(guān)。
在圖7中所示的圖表中，粗線表示出當(dāng)施加本發(fā)明所涉及的轉(zhuǎn)換速度控制時(shí)出現(xiàn)的“tDQSQ”值中的變化，其中在轉(zhuǎn)換速度切換電平點(diǎn)處，在高溫(由粗虛線表示)和低溫(由粗實(shí)線表示)的每種條件下，發(fā)生了VDDQ上的“tDQSQ”值的依賴性的移動(dòng)，因此減小了VDDQ上的依賴。如從圖7中可看出的，當(dāng)tDQSQ最大和最小時(shí)，當(dāng)出現(xiàn)VDDQ的電位變化時(shí)，tDQSQ的絕對(duì)值變得更小，并且因此，提高了tDQSQ的最差值。
因此，如從圖6和圖7中所示的模擬結(jié)果中看出的，當(dāng)根據(jù)本實(shí)施例的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法作出校準(zhǔn)時(shí)，電源VDD和VDDQ之間電位差上的tDQSQ值的依賴性變小了，因此，可獲得提高tDQSQ的最差值和改進(jìn)輸出數(shù)據(jù)窗的效果。
第二實(shí)施例第二實(shí)施例中所使用的基本構(gòu)造與第一實(shí)施例中的基本構(gòu)造相同。然而，與第一實(shí)施例中不同的轉(zhuǎn)換速度控制方法在于，對(duì)來自于VDD-VDDQ電位差檢測(cè)電路1中電源VDD與VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣的定時(shí)是不同的。
也就是說，在第一實(shí)施例中，當(dāng)接收寫(WRITE)指令時(shí)，對(duì)來自于VDD-VDDQ電位差檢測(cè)電路1中電源VDD和VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣。然而，抽樣定時(shí)不局限于這種情況。在第二實(shí)施例中，當(dāng)接收到以下任何一個(gè)指令時(shí)，對(duì)來自于電位差的對(duì)比的結(jié)果進(jìn)行抽樣，所述指令為作為用作設(shè)定SDRAM的操作模式的寄存器的置位指令的MRS(模式寄存器設(shè)定)指令、作為用作設(shè)定SDRAM的操作模式的擴(kuò)展寄存器的置位指令的EMRS(擴(kuò)展模式寄存器設(shè)定)指令、作為用于為啟動(dòng)SDRAM中的行系統(tǒng)提供指示的指令的ACTIVE指令、提供用于從SDRAM中讀取指示的READ指令。而且，MRS指令和EMRS指令被確定在上述JEDEC的數(shù)據(jù)表中。
而且，在第二實(shí)施例中，通過根據(jù)指令是MRS指令還是EMRS指令而儲(chǔ)存在另一個(gè)寄存器中的指令的輸入，將開始關(guān)于抽樣的定時(shí)的信息，然后，依照已設(shè)定在寄存器中的定時(shí)，對(duì)電源VDD和VDDQ之間的電位差的對(duì)比的結(jié)果進(jìn)行抽樣。
應(yīng)該理解的是，本發(fā)明不局限于上述實(shí)施例，并且在不脫離本發(fā)明保護(hù)范圍和精神的情況下可對(duì)其進(jìn)行改變和修正。例如，在上述第一實(shí)施例中，VDD-VDDQ電位差檢測(cè)電路具有兩種差分電路區(qū)(差分放大器A區(qū)和差分放大器B)，從而產(chǎn)生兩種轉(zhuǎn)換速度控制信號(hào)，所述轉(zhuǎn)換速度控制信號(hào)由用于轉(zhuǎn)換速度“tF”的校準(zhǔn)的信號(hào)SLP和用于轉(zhuǎn)換速度“tR”的校準(zhǔn)的信號(hào)SLN構(gòu)成，并且根據(jù)信號(hào)SLP和SLN實(shí)現(xiàn)了轉(zhuǎn)換速度控制。然而，本發(fā)明不局限于此。VDD-VDDQ電位差檢測(cè)電路可具有N(N＞2)種差分放大器，并且通過在分開的步驟(例如，N步驟)中執(zhí)行轉(zhuǎn)換速度tF和tR上的校準(zhǔn)可實(shí)現(xiàn)更細(xì)的轉(zhuǎn)換速度校準(zhǔn)。而且，本發(fā)明的轉(zhuǎn)換速度控制不僅可適用于SDRAM的存儲(chǔ)器的輸出緩沖器，而且還適用于IC(集成電路)驅(qū)動(dòng)器等的輸出緩沖器。
權(quán)利要求
1.一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法，所述方法包括這樣的步驟，即，在兩個(gè)或多個(gè)電源之間以指定定時(shí)抽樣電位差以產(chǎn)生信號(hào)，所述信號(hào)每個(gè)都表示電位差中變化趨勢(shì)，以及改變基于表示電位差中變化趨勢(shì)的信號(hào)而出現(xiàn)在輸出數(shù)據(jù)升高或降低時(shí)的過渡速度。
2.一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制系統(tǒng)，所述系統(tǒng)包括電位差檢測(cè)裝置，所述電位差檢測(cè)裝置用于檢測(cè)第一電源和第二電源之間的電位差方面的降低從而以指定定時(shí)產(chǎn)生第一信號(hào)，以及用于檢測(cè)第一電源和第二電源之間的電位差方面的增加從而以指定定時(shí)產(chǎn)生第二信號(hào)；以及轉(zhuǎn)換速度控制裝置，用于當(dāng)所述第一信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)下降時(shí)發(fā)生的過渡速度，并且當(dāng)所述第二信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)上升時(shí)發(fā)生的過渡速度以產(chǎn)生輸出數(shù)據(jù)。
3.依照權(quán)利要求2中所述的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制系統(tǒng)，其特征在于，所述電位差檢測(cè)裝置包括用于當(dāng)所述第一電源與所述第二電源之間的電位差變?yōu)轭A(yù)定值或更小時(shí)產(chǎn)生輸出的第一差分放大裝置、用于以指定定時(shí)閉鎖來自于所述第一差分放大裝置的輸出并用于產(chǎn)生所述第一信號(hào)的第一抽樣裝置、用于當(dāng)所述第一電源與所述第二電源之間的電位差變?yōu)轭A(yù)定值或更大時(shí)產(chǎn)生輸出的第二差分放大裝置以及用于閉鎖來自于所述第二差分放大裝置的輸出并用于產(chǎn)生所述第二信號(hào)的第二抽樣裝置。
4.依照權(quán)利要求2中所述的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制系統(tǒng)，其特征在于，在所述電位差檢測(cè)裝置中，產(chǎn)生所述第一或第二信號(hào)的指定定時(shí)為接收外部指令的定時(shí)。
5.依照權(quán)利要求4中所述的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制系統(tǒng)，其特征在于，所述外部指令為以下至少一種存儲(chǔ)器中的寫指令和讀取指令、用于為啟動(dòng)SDRAM中的行系統(tǒng)提供指示的ACTIVE指令、用于為操作模式設(shè)定寄存器的設(shè)定提供指示的MRS(模式寄存器設(shè)定)指令、以及用于為擴(kuò)展操作模式設(shè)定寄存器的設(shè)定提供指示的EMRS(擴(kuò)展模式寄存器設(shè)定)指令。
6.依照權(quán)利要求2中所述的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制系統(tǒng)，其特征在于，在所述電位差檢測(cè)裝置中，產(chǎn)生所述第一或第二信號(hào)的指定定時(shí)為這樣的定時(shí)，即，當(dāng)接收到用于為操作模式設(shè)定寄存器的設(shè)定提供指示的所述MRS指令或用于為擴(kuò)展操作模式設(shè)定寄存器的設(shè)定提供指示的所述EMRS指令時(shí)設(shè)定在另一個(gè)寄存器處的定時(shí)。
7.依照權(quán)利要求2中所述的用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制系統(tǒng)，其特征在于，所述轉(zhuǎn)換速度控制裝置包括驅(qū)動(dòng)器裝置和輸出緩沖器裝置，所述驅(qū)動(dòng)器裝置用于當(dāng)所述第一信號(hào)顯著時(shí)在所述第一和第二輸出數(shù)據(jù)上實(shí)施控制從而增大在輸出數(shù)據(jù)下降時(shí)發(fā)生的過渡速度，并且當(dāng)所述第二信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)上升時(shí)發(fā)生的過渡速度并產(chǎn)生第一和第二輸出數(shù)據(jù)，所述輸出緩沖器裝置用于當(dāng)?shù)谝缓偷诙敵鰯?shù)據(jù)都處于低電平時(shí)產(chǎn)生高電平輸出以及當(dāng)?shù)谝缓偷诙敵鰯?shù)據(jù)都處于高電平時(shí)產(chǎn)生低電平輸出。
8.依照權(quán)利要求7中所述的轉(zhuǎn)換速度控制系統(tǒng)，其特征在于，所述轉(zhuǎn)換速度控制裝置包括邏輯操作裝置和選擇器裝置，其中所述邏輯操作裝置具有第一邏輯裝置，所述第一邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘上升時(shí)將被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于高電平；第二邏輯裝置，所述第二邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘下降時(shí)將被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于高電平；第三邏輯裝置，所述第三邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘上升時(shí)將被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于低電平；以及第四邏輯裝置，所述第四邏輯裝置用于當(dāng)輸出緩沖器處于起動(dòng)狀態(tài)時(shí)傳播和輸出在外部時(shí)鐘下降時(shí)將被輸出的數(shù)據(jù)信號(hào)，并且當(dāng)所述輸出緩沖器處于非起動(dòng)狀態(tài)時(shí)，它的輸出始終處于低電平，所述選擇器裝置能夠根據(jù)用于輸出的補(bǔ)充時(shí)鐘信號(hào)從來自于第一邏輯裝置中的輸出和來自于第二邏輯裝置中的輸出中選擇輸出并產(chǎn)生所述第一輸入數(shù)據(jù)，以及能夠根據(jù)用于輸出的補(bǔ)充時(shí)鐘信號(hào)從來自于第三邏輯裝置中的輸出和來自于第四邏輯裝置中的輸出中選擇輸出并產(chǎn)生所述第二輸入數(shù)據(jù)。
全文摘要
本發(fā)明提供了一種用于輸出數(shù)據(jù)的轉(zhuǎn)換速度控制方法，甚至當(dāng)在用于輸出的第一電源(VDD)和內(nèi)部使用的第二電源(VDDQ)之間的電位差中發(fā)生改變時(shí)，所述方法也能夠改進(jìn)輸出數(shù)據(jù)窗。通過使用VDD－VDDQ電位差檢測(cè)電路和使用轉(zhuǎn)換速度控制電路可實(shí)現(xiàn)該轉(zhuǎn)換速度控制方法，所述VDD－VDDQ電位差檢測(cè)電路用于檢測(cè)VDD和VDDQ之間的電位差方面的降低并以指定定時(shí)產(chǎn)生第一信號(hào)，以及用于檢測(cè)VDD和VDDQ之間的電位差方面的增加并以指定定時(shí)產(chǎn)生第二信號(hào)，所述轉(zhuǎn)換速度控制電路用于當(dāng)所述第一信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)下降時(shí)發(fā)生的過渡速度，并且當(dāng)所述第二信號(hào)顯著時(shí)實(shí)施控制從而增大在輸出數(shù)據(jù)上升時(shí)發(fā)生的過渡速度并產(chǎn)生輸出數(shù)據(jù)。
文檔編號(hào)H04L29/02GK1497920SQ20031010063
公開日2004年5月19日 申請(qǐng)日期2003年10月10日 優(yōu)先權(quán)日2003年10月10日
發(fā)明者柴田友之, 大石貫時(shí), 時(shí) 申請(qǐng)人:爾必達(dá)存儲(chǔ)器株式會(huì)社