用于提供多路27MHz的時鐘電路的制作方法
【專利摘要】本實用新型揭示了一種用于提供多路27MHz的時鐘電路，包括時鐘生成電路和時鐘驅(qū)動電路。其中，時鐘生成電路包括一個時鐘輸出口，時鐘驅(qū)動電路包括時鐘驅(qū)動芯片、一個FPGA輸出口和多個參考輸出口。時鐘驅(qū)動芯片包括一個時鐘輸入端和多個輸出端。時鐘輸入端連接時鐘生成電路的時鐘輸出口，第一輸出端連接第一電阻，第一電阻連接第一參考輸出口。第九、第八、第七、第六輸出端的連接方式與第一輸出端類似，以此類推。第五電阻連接第五參考輸出口，第五輸出端連接第六電阻，第六電阻連接FPGA輸出口。采用了本實用新型的技術(shù)方案，通過在電路中增加時鐘驅(qū)動電路，使壓控振蕩器在驅(qū)動ASI模塊和FPGA模塊時具有更好的驅(qū)動能力，從而降低時鐘信號的抖動。
【專利說明】用于提供多路27MHz的時鐘電路
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及一種時鐘電路，更具體地說，涉及一種用于提供多路27MHz的時鐘電路。
【背景技術(shù)】
[0002]數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)(GB20600-2006)是現(xiàn)有的廣播電視地面?zhèn)鬏攪鴺?biāo)，目前采用的是單輸入單輸出的調(diào)制器。因此，其調(diào)制器中頻板具有專門提供27MHz時鐘信號的壓控振蕩器，將27MHz時鐘提供給調(diào)制器中頻板上的FPGA模塊和異步串行接口模塊(ASI模塊,Asynchronous Serial Interface)。然而，目前單輸入單輸出的調(diào)制器已經(jīng)難以跟上最新的地面?zhèn)鬏敿夹g(shù)的發(fā)展水平，今后的地面?zhèn)鬏敿夹g(shù)將著力于多輸入多輸出(MIMO)技術(shù)。
[0003]因此，為了適應(yīng)MMO技術(shù)，需要將單輸入單輸出的調(diào)制器中頻板改造成多輸入多輸出的調(diào)制器中頻板，其中包括了將ASI模塊改造成多輸入多輸出的ASI模塊。此時，如果用現(xiàn)有的壓控振蕩器直接驅(qū)動ASI模塊和FPGA模塊，則壓控振蕩器的驅(qū)動能力不足，必然會造成時鐘信號抖動大、幅度降低，使時鐘信號的質(zhì)量不能滿足ASI模塊的電氣特性要求。
實用新型內(nèi)容
[0004]本實用新型的目的旨在提供一種用于提供多路27MHz的時鐘電路，來解決現(xiàn)有技術(shù)中壓控振蕩器直接驅(qū)動ASI模塊和FPGA模塊時驅(qū)動能力不足的問題。
[0005]依據(jù)上述目的，實施本實用新型的一種用于提供多路27MHz的時鐘電路，包括時鐘生成電路和時鐘驅(qū)動電路。其中，時鐘生成電路包括一個時鐘輸出口，時鐘驅(qū)動電路包括時鐘驅(qū)動芯片、一個FPGA輸出口和多個參考輸出口，其中時鐘驅(qū)動芯片包括一個時鐘輸入端和多個輸出端。時鐘輸入端連接時鐘生成電路的時鐘輸出口，第一輸出端連接第一電阻，第一電阻連接第一參考輸出口，第九輸出端連接第二電阻，第二電阻連接第二參考輸出口，第八輸出端連接第三電阻，第三電阻連接第三參考輸出口，第七輸出端連接第四電阻，第四電阻連接第四參考輸出口，第六輸出端連接第五電阻，第五電阻連接第五參考輸出口，第五輸出端連接第六電阻，第六電阻連接FPGA輸出口。
[0006]優(yōu)選的，時鐘生成電路還包括壓控振蕩器和電源，壓控振蕩器包括晶振電源端，晶振控制端和晶振輸出端。時鐘輸出口連接第七電阻和第一電容，第七電阻連接晶振輸出端，第一電容接地。電源連接電感，電感連接晶振電源端、第八電阻和第二電容，第二電容接地，第八電阻連接晶振控制端。
[0007]優(yōu)選的，第一至第五參考輸出口連接異步串行接口模塊，F(xiàn)PGA輸出口連接FPGA模塊。
[0008]采用了本實用新型的技術(shù)方案，通過在電路中增加時鐘驅(qū)動電路，使壓控振蕩器在驅(qū)動ASI模塊和FPGA模塊時具有更好的驅(qū)動能力，從而降低時鐘信號的抖動。
【專利附圖】

【附圖說明】[0009]在本實用新型中，相同的附圖標(biāo)記始終表示相同的特征，其中:
[0010]圖1是調(diào)制器中頻板的部分結(jié)構(gòu)示意圖；
[0011]圖2是圖1中時鐘生成電路的電路圖；
[0012]圖3是圖1中時鐘驅(qū)動電路的電路圖。
【具體實施方式】
[0013]下面結(jié)合附圖和實施例進(jìn)一步說明本實用新型的技術(shù)方案。
[0014]參照圖1，適用于數(shù)字電視地面?zhèn)鬏敇?biāo)準(zhǔn)的調(diào)制器中頻板可實現(xiàn)5路異步串行接口模塊(以下簡稱ASI模塊,Asynchronous Serial Interface)輸入的功能,該調(diào)制器中頻板包括的模塊有FPGA模塊(Field — Programmable Gate Array,現(xiàn)場可編程門陣列)、ASI模塊、27MHz時鐘模塊等，而27MHz時鐘模塊又主要包括時鐘驅(qū)動電路和時鐘生成電路。
[0015]在圖1所示的調(diào)制器中頻板中，F(xiàn)PGA模塊作為算法實現(xiàn)單元，ASI模塊實現(xiàn)對TS流的接收，進(jìn)而傳輸給FPGA進(jìn)行相關(guān)運算，其連接有多個(例如圖1所示的5個)SMA (SubMiniature A)接頭，每一個SMA接頭連接一路TS流ASI_IN1?ASI_IN5。27MHz時鐘模塊產(chǎn)生多路27MHz的時鐘，其中I路提供給FPGA模塊，另外多路(例如5路)提供給ASI模塊。
[0016]參照圖2，對于時鐘生成電路，其主要包括一個壓控振蕩器VCXO (VoltageControlled Crystal Oscillator，壓控振蕩器)、3.3V電源、時鐘輸出口 CLK以及一些其他的電路器件，如電阻、電容、電感等，而壓控振蕩器VCXO主要包括電源端VCC，控制端EN和輸出端OUT。
[0017]如圖2所示，時鐘輸出口 CLK連接第七電阻R269和第一電容C647，第七電阻R269連接晶振輸出端0UT，第一電容C647接地。3.3V電源連接電感L2，電感L2連接晶振電源端VCC、第八電阻R268和第二電容C655，第二電容C655接地，第八電阻R268連接晶振控制端EN0時鐘輸出口 CLK與時鐘驅(qū)動電路相連接，將壓控振蕩器VCXO生成的27MHz時鐘信號傳輸至?xí)r鐘驅(qū)動電路。
[0018]參照圖3，對于時鐘驅(qū)動電路，其主要包括一個時鐘驅(qū)動芯片IDT、3.3V電源、I個FPGA輸出口、5個參考輸出口 REF_A?REF_E以及一些其他的電路器件，如電阻、電容、電感等，而時鐘驅(qū)動芯片IDT包括時鐘輸入端IN、4個接地端GND、4個電源端VCC以及10個輸出端01?010。
[0019]如圖3所示，時鐘輸入端IN連接時鐘生成電路的時鐘輸出口 CLK，4個接地端GND均接地，且4個電源端VCC均連接3.3V電源。而對于輸出端方面則利用到時鐘驅(qū)動芯片IDT的6個輸出端，分別是01、05、06、07、08、09。具體來說，第一輸出端01連接第一電阻R354，第一電阻R354連接第一參考輸出口 REF_A和電容C650，電容C650接地。類似的，第九輸出端09連接第二電阻R353，第二電阻R353連接第二參考輸出口 REF_B和電容C648，電容C648接地。第八輸出端08連接第三電阻R306，第三電阻R306連接第三參考輸出口 REF_C和電容C651，電容C651接地。第七輸出端07連接第四電阻R355，第四電阻R355連接第四參考輸出口 REF_D和電容C646，電容C646接地。第六輸出端06連接第五電阻R356，第五電阻R356連接第五參考輸出口 REF_E和電容C649，電容C649接地。第五輸出端05連接第六電阻R270，第六電阻R270連接FPGA輸出口 FPGA_N和電容C645，電容C645接地。
[0020]圖3所示的時鐘驅(qū)動電路中，參考輸出口 REF_A?REF_E均用來連接AS I模塊，用以對ASI模塊提供5路27MHz的時鐘信號，而FPGA輸出口 FPGA_N則用來連接FPGA模塊，對其提供I路的27MHz時鐘信號。如此，本實用新型就能實現(xiàn)將I路27MHz的時鐘信號分成6路，甚至可以更多路的27MHz時鐘信號，并且在此過程中不會造成時鐘信號抖動大，也不會降低時鐘信號的幅度。
[0021]所屬領(lǐng)域的技術(shù)人員應(yīng)當(dāng)認(rèn)識到，以上的說明書僅是本實用新型眾多實施例中的一種或幾種實施方式，而并非用對本實用新型的限定。任何對于以上所述實施例的均等變化、變型以及等同替代等技術(shù)方案，只要符合本實用新型的實質(zhì)精神范圍，都將落在本實用新型的權(quán)利要求書所保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種用于提供多路27MHz的時鐘電路，包括時鐘生成電路和時鐘驅(qū)動電路，其特征在于: 所述時鐘生成電路包括一個時鐘輸出口，所述時鐘驅(qū)動電路包括時鐘驅(qū)動芯片、一個FPGA輸出口和多個參考輸出口，其中所述時鐘驅(qū)動芯片包括一個時鐘輸入端和多個輸出端; 所述時鐘輸入端連接時鐘生成電路的時鐘輸出口，第一輸出端連接第一電阻，第一電阻連接第一參考輸出口，第九輸出端連接第二電阻，第二電阻連接第二參考輸出口，第八輸出端連接第三電阻，第三電阻連接第三參考輸出口，第七輸出端連接第四電阻，第四電阻連接第四參考輸出口，第六輸出端連接第五電阻，第五電阻連接第五參考輸出口，第五輸出端連接第六電阻，第六電阻連接FPGA輸出口。
2.如權(quán)利要求1所述的用于提供多路27MHz的時鐘電路，其特征在于，所述時鐘生成電路還包括壓控振蕩器和電源，所述壓控振蕩器包括晶振電源端，晶振控制端和晶振輸出端; 所述時鐘輸出口連接第七電阻和第一電容，第七電阻連接晶振輸出端，第一電容接地； 電源連接電感，電感連接晶振電源端、第八電阻和第二電容，第二電容接地，第八電阻連接晶振控制端。
3.如權(quán)利要求1所述的用于提供多路27MHz的時鐘電路，其特征在于，所述第一至第五參考輸出口連接異步串行接口模塊，所述FPGA輸出口連接FPGA模塊。
【文檔編號】H03K3/02GK203734638SQ201420059965
【公開日】2014年7月23日 申請日期:2014年2月10日 優(yōu)先權(quán)日:2014年2月10日
【發(fā)明者】張文軍, 管云峰, 趙善坤, 陳宏麗, 李虎 申請人:上海數(shù)字電視國家工程研究中心有限公司