一種支持多路時(shí)鐘的無毛刺切換電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于集成電路可靠性領(lǐng)域，涉及無毛刺的時(shí)鐘切換電路，具體涉及一種支持多路時(shí)鐘的無毛刺切換電路。
【背景技術(shù)】
[0002]為了實(shí)現(xiàn)功耗的智能化管理，時(shí)鐘切換電路在當(dāng)代復(fù)雜片上系統(tǒng)(SystemonChip，簡(jiǎn)稱S0C)中必不可少?；跁r(shí)鐘切換電路的支持，可以根據(jù)工作負(fù)載調(diào)整SOC中某模塊或者子系統(tǒng)的工作頻率，從而智能化的降低功耗。如以太網(wǎng)MAC支持10/100/1000M的通信速率，基于不同的通信速率，動(dòng)態(tài)地改變MAC的時(shí)鐘頻率可以最大程度上降低芯片功耗。另夕卜，為了使SOC工作模式更加靈活和豐富，電路也應(yīng)支持不同頻率時(shí)鐘的切換。
[0003]專利“一種時(shí)鐘切換電路” (ZL200710098961.0)、“一種時(shí)鐘切換電路”(ZL200810067535.5)、“時(shí)鐘切換電路”(ZL200810068164.2)及“一種時(shí)鐘切換方法及時(shí)鐘切換裝置”(ZL201010560049.4)等均公開了無毛刺的時(shí)鐘切換方案，但是上述各種方案僅支持兩個(gè)時(shí)鐘的動(dòng)態(tài)切換。
[0004]專利“一種時(shí)鐘切換裝置”(ZL201410310730.1)提出了一種支持多路時(shí)鐘的無毛刺切換方案，但是該方案僅僅允許時(shí)鐘頻率從高到低或者從低到高的依次切換，不支持跳躍式的時(shí)鐘切換。
[0005]現(xiàn)有技術(shù)中的無毛刺時(shí)鐘切換方案，由于無法避免信號(hào)不定態(tài)和噪聲等對(duì)電路的影響，都存在不支持多路時(shí)鐘的跳躍式無毛刺切換的問題。

【發(fā)明內(nèi)容】

[0006]針對(duì)現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種支持多路時(shí)鐘的無毛刺切換電路，能夠避免信號(hào)不定態(tài)和噪聲等對(duì)電路的影響，實(shí)現(xiàn)多路時(shí)鐘的跳躍式無毛刺切換。
[0007]本發(fā)明是通過以下技術(shù)方案來實(shí)現(xiàn):
[0008]—種支持多路時(shí)鐘的無毛刺切換電路，包括寄存器、與門、第一選擇器、寄存器組、譯碼電路、多時(shí)鐘互鎖電路及時(shí)鐘選擇器;寄存器根據(jù)系統(tǒng)時(shí)鐘Clk_sys對(duì)輸入進(jìn)行采樣；輸入的時(shí)鐘切換請(qǐng)求clk_s_req連接至寄存器的D端和與門的一個(gè)輸入端;寄存器Q端的輸出取反后連接與門的另一個(gè)輸入端;輸入的系統(tǒng)時(shí)鐘Clk_sys分別連接至寄存器和寄存器組的elk端;輸入的N路時(shí)鐘輸入連接至多時(shí)鐘互鎖電路中的無毛刺時(shí)鐘管理電路，其中N為正整數(shù);輸入的異步復(fù)位信號(hào)連接至該電路內(nèi)所有的寄存器復(fù)位端;輸入的時(shí)鐘選擇信號(hào)clk_sel輸入至第一選擇器的一個(gè)輸入端;與門的輸出端連接至第一選擇器的控制端;第一選擇器的輸出端連接寄存器組的D端，寄存器組的Q端分別連接第一選擇器的另一輸入端和譯碼電路的輸入端;譯碼電路輸出的N位譯碼結(jié)果clk_pre_en傳遞給多路時(shí)鐘互鎖電路;多路時(shí)鐘互鎖電路根據(jù)N路時(shí)鐘輸入和N位譯碼結(jié)果，將N位時(shí)鐘信號(hào)、監(jiān)測(cè)結(jié)果CR和N位關(guān)斷標(biāo)志信號(hào)clk_gate_S輸出至?xí)r鐘選擇器;待監(jiān)測(cè)結(jié)果CR為高電平時(shí)，時(shí)鐘選擇器據(jù)N位關(guān)斷標(biāo)志信號(hào)位時(shí)鐘信號(hào)的對(duì)應(yīng)關(guān)系，將N位關(guān)斷標(biāo)志信號(hào)clk_gate_s內(nèi)部?jī)H有的一位高電平比特位對(duì)應(yīng)的時(shí)鐘選通至電路的時(shí)鐘輸出CLK_0。
[0009]優(yōu)選的，還包括去噪電路，去噪電路對(duì)時(shí)鐘切換請(qǐng)求clk_s_req進(jìn)行濾波和同步處理后將其輸出連接至寄存器的D端和與門的輸入端；去噪電路的輸入端還連接系統(tǒng)時(shí)鐘elk—sys0
[0010]進(jìn)一步，所述的去噪電路如果采用軟件觸發(fā)時(shí)鐘切換請(qǐng)求，則包括第一寄存器和第二寄存器，第一寄存器的輸出連接至第二寄存器的輸入，時(shí)鐘切換請(qǐng)求clk_s_req連接至第一寄存器的輸入，第二寄存器的輸出為去噪電路的輸出；系統(tǒng)時(shí)鐘clk_sys分別連接至第一寄存器和第二寄存器的elk端。
[0011]進(jìn)一步，所述的去噪電路如果采用硬件觸發(fā)時(shí)鐘切換請(qǐng)求，則包括延遲單元、與門AND、第三寄存器和第四寄存器，其中時(shí)鐘切換請(qǐng)求clk_S_req連接至延遲單元和與門AND輸入端，延遲單元的輸出作為與門AND另一個(gè)輸入;第三寄存器和第四寄存器的連接方式與第一寄存器和第二寄存器相同，并基于系統(tǒng)時(shí)鐘clk_sys對(duì)與門AND的輸出進(jìn)行采樣;第三寄存器的輸出連接至第四寄存器的輸入，與門AND的輸出連接至第三寄存器的輸入，第四寄存器的輸出為去噪電路的輸出；系統(tǒng)時(shí)鐘clk_sys分別連接至第三寄存器和第四寄存器的elk端。
[0012]優(yōu)選的，所述的譯碼電路，根據(jù)來自寄存器組位寬為1g2N的輸入，通過獨(dú)熱碼對(duì)輸入進(jìn)行譯碼，得到并輸出任意時(shí)刻僅有一位高電平的N位譯碼結(jié)果clk_pre_en。
[0013]優(yōu)選的，所述的多路互鎖電路包括無毛刺管理電路、第一比較器、第二選擇器、第三選擇器和第二比較器;無毛刺管理電路的輸出N位關(guān)斷標(biāo)志信號(hào)clk_gate_S反饋至第一比較器和第二比較器一個(gè)輸入端;第一比較器的另一個(gè)輸入端為全零，輸出端連接至第二選擇器的控制端;第二比較器的另一個(gè)輸入端為N位譯碼結(jié)果clk_pre_en，輸出連接至第三選擇器的控制端;第二選擇器的兩個(gè)輸入分別為N位譯碼結(jié)果clk_pre_en和第三選擇器的輸出端，輸出端連接無毛刺管理電路的輸入端;第三選擇器的一個(gè)輸入端連接N位譯碼結(jié)果clk_pre_en，另一個(gè)輸入端為全零。
[0014]進(jìn)一步，所述的無毛刺管理電路包括第三比較器和N個(gè)時(shí)鐘關(guān)斷電路;N路時(shí)鐘輸入信號(hào)和與第二選擇器的N位輸出clk_post_en 對(duì)應(yīng)的N個(gè)時(shí)鐘關(guān)斷電路的輸入端連接，N個(gè)時(shí)鐘關(guān)斷電路的輸出端連接第三比較器的一個(gè)輸入端，第三比較器的另一個(gè)輸入端連接N位輸出c I k_post_en，第三比較器的輸出端輸出監(jiān)測(cè)結(jié)果CR。
[0015]進(jìn)一步，所述的N個(gè)時(shí)鐘關(guān)斷電路結(jié)構(gòu)相同，且分別對(duì)應(yīng)N路時(shí)鐘輸入中的一路;時(shí)鐘關(guān)斷電路包括第一、二、三寄存器和關(guān)斷與門；時(shí)鐘輸入clk_i連接至第一、二寄存器的時(shí)鐘輸入端和關(guān)斷與門的一個(gè)輸入端，時(shí)鐘輸入反后連接至第三寄存器的時(shí)鐘輸入端;第一、二、三寄存器依次級(jí)聯(lián)，上一級(jí)的輸出端連接至下一級(jí)寄存器的輸入端，第一寄存器的數(shù)據(jù)輸入端為第i位clk_post_en(i)，第三寄存器的數(shù)據(jù)輸出clk_gate_s(i)連接至關(guān)斷與門的另一個(gè)輸入端;第三寄存器的數(shù)據(jù)輸出c I k_gate_s (i)和關(guān)斷與門輸出c I kg_o (i)共同組成時(shí)鐘關(guān)斷電路的輸出；N個(gè)時(shí)鐘關(guān)斷電路的輸出形成了 N位關(guān)斷標(biāo)志信號(hào)clk_
時(shí)鐘信號(hào)clkg_o;其中i = 0，l，...，N-1。
[0016]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下有益的技術(shù)效果:
[0017]本發(fā)明一種支持多路時(shí)鐘的無毛刺切換電路，通過譯碼電路對(duì)時(shí)鐘選擇信號(hào)實(shí)現(xiàn)獨(dú)熱碼形式的譯碼，將1g2N位時(shí)鐘選擇信號(hào)轉(zhuǎn)變?yōu)镹位獨(dú)熱碼編碼的譯碼結(jié)果，保證了有效時(shí)鐘使能信號(hào)的唯一性和排他性，為多路互鎖電路實(shí)現(xiàn)無毛刺切換奠定了基礎(chǔ)。通過多路互鎖電路根據(jù)當(dāng)前輸出的時(shí)鐘使能對(duì)譯碼結(jié)果進(jìn)行處理，若當(dāng)前輸出的時(shí)鐘使能與譯碼結(jié)果不相等，在首先關(guān)閉所有的時(shí)鐘使能，再將譯碼結(jié)果作為新的時(shí)鐘使能信號(hào)打開對(duì)應(yīng)的時(shí)鐘，實(shí)現(xiàn)了時(shí)鐘信號(hào)的無毛刺切換?？梢詫?shí)現(xiàn)N路輸入時(shí)鐘的無毛刺切換，支持任意的切換順序，為整體電路的工作模式提供了更強(qiáng)的靈活性。
[0018]進(jìn)一步的，通過設(shè)置的去噪電路，可以有效去除時(shí)鐘切換請(qǐng)求信號(hào)上的不定態(tài)和毛刺，僅保留有效的時(shí)鐘切換請(qǐng)求，避免了時(shí)鐘的非法切換，提高了時(shí)鐘切換電路的可靠性。
【附圖說明】
[0019]圖1為本發(fā)明的一種支持多路時(shí)鐘的無毛刺切換電路示意圖。
[0020]圖2為本發(fā)明采用的軟件觸發(fā)時(shí)鐘切換時(shí)的去噪電路示意圖。
[0021]圖3為本發(fā)明采用的硬件觸發(fā)時(shí)鐘切換時(shí)的去噪電路示意圖。
[0022]圖4為本發(fā)明采用的時(shí)鐘關(guān)斷電路設(shè)計(jì)結(jié)構(gòu)圖。
【具體實(shí)施方式】
[0023]下面結(jié)合具體的實(shí)施例對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說明，所述是對(duì)本發(fā)明的解釋而不是限定。
[0024]本發(fā)明一種支持多路時(shí)鐘的無毛刺切換電路，首先對(duì)時(shí)鐘切換請(qǐng)求進(jìn)行去噪處理，然后基于有效的時(shí)鐘切換請(qǐng)求，對(duì)時(shí)鐘選擇信號(hào)進(jìn)行保存，并對(duì)保存后的時(shí)鐘選擇信號(hào)進(jìn)行基于獨(dú)熱碼的譯碼，譯碼結(jié)果只有I位為高電平，之后由多時(shí)鐘互鎖電路根據(jù)當(dāng)前輸出的時(shí)鐘使能(標(biāo)志著當(dāng)前的輸出時(shí)鐘)對(duì)譯碼結(jié)果進(jìn)行處理，若當(dāng)前輸出的時(shí)鐘使能為零，則將譯碼結(jié)果直接傳遞給時(shí)鐘管理電路的輸入;若當(dāng)前輸出的時(shí)鐘使能非零，則將譯碼結(jié)果與當(dāng)前輸出的時(shí)鐘使能進(jìn)行比較，如果兩者不一致，則將時(shí)鐘管理電路的輸入置為零，若一致，則將譯碼結(jié)果直接傳遞給時(shí)鐘管理電路的輸入。時(shí)鐘管理電路基于N路時(shí)鐘，對(duì)各時(shí)鐘對(duì)應(yīng)的譯碼結(jié)果進(jìn)行兩級(jí)寄存器同步，基于獨(dú)熱碼的譯碼結(jié)果位寬等于N，并在第二級(jí)寄存后的時(shí)鐘下降沿關(guān)斷譯碼結(jié)果為零對(duì)應(yīng)的時(shí)鐘，最后時(shí)鐘管理電路將經(jīng)過關(guān)斷處理的N路時(shí)鐘和同步后的譯碼結(jié)果輸出至多路選擇器，由多路選擇器根據(jù)當(dāng)前輸出的時(shí)鐘使能選擇N路時(shí)鐘的其中一路作為最終輸出，其中同步后的譯碼結(jié)果即前面所述的當(dāng)前輸出的時(shí)鐘使能。其中所述的N為正整數(shù)，且以下也均為此取值。
[0025]本發(fā)明實(shí)例中采用基于軟件觸發(fā)的N路時(shí)鐘無毛刺切換電路作為優(yōu)選實(shí)施例進(jìn)行說明，實(shí)施例電路基于本發(fā)明提出的一種支持多路時(shí)鐘的無毛刺切換電路，其硬件電路結(jié)構(gòu)如圖1所示，包括去噪電路101、寄存器102、與門103、第一選擇器201、寄存器組202、譯碼電路203、多時(shí)鐘互鎖電路300及時(shí)鐘選擇器401。該電路的輸入包括時(shí)鐘切換請(qǐng)求clk_s_req、系統(tǒng)時(shí)鐘Clk_sys、時(shí)鐘選擇信號(hào)clk_sel、N路時(shí)鐘輸入及異步復(fù)位信號(hào)，其中系統(tǒng)時(shí)鐘Clk_sys連接至寄存器102、寄存器組202和去噪電路101;時(shí)鐘切換請(qǐng)求clk_S_req輸入至去噪電路101;時(shí)鐘選擇信號(hào)clk_sel輸入至第一選擇器201 ;N路時(shí)鐘輸入連接至多時(shí)鐘互鎖電路300中的無毛刺時(shí)鐘管理電路301;異步復(fù)位信號(hào)連接至該電路內(nèi)所有的寄存器復(fù)位端。該電路的輸出為時(shí)鐘CLK_0。
[0026]去噪電路101對(duì)時(shí)鐘切換請(qǐng)求clk_S_req進(jìn)行濾波和同步處理，然后將其輸出連接至寄存器102和與門103的輸入端;寄存器102基于系統(tǒng)時(shí)鐘Clk_sys對(duì)輸入進(jìn)行采樣，其輸出取反后連接至與門103的輸入端;與門103的輸出連接至第一選擇器201的控制端，當(dāng)clk_S_req發(fā)生有效的由O至I的變化時(shí)，其輸出維持一個(gè)時(shí)鐘周期的高電平；當(dāng)控制端為高電平時(shí)，第一選擇器201將輸入時(shí)鐘選擇信號(hào)clk_sel連通至寄存器組202的輸入端，否則第一選擇器201配合寄存器組202實(shí)現(xiàn)寄存器組202的數(shù)據(jù)保持;寄存器組202將其保存的值輸出至譯碼電路203;譯碼電路對(duì)輸入進(jìn)行譯碼操作，然后將譯碼后的值clk_pre_en傳遞給多路時(shí)鐘互鎖電路300，多路時(shí)鐘互鎖電路300對(duì)譯碼結(jié)果clk_pre_en經(jīng)過一系列的控制處理后，將N位時(shí)鐘信號(hào)、監(jiān)測(cè)結(jié)果CR和N位關(guān)斷標(biāo)志信號(hào)clk_gate_S輸出至?xí)r鐘選擇器401;待監(jiān)測(cè)結(jié)果CR為高電平時(shí)，時(shí)鐘選擇器401根據(jù)N位關(guān)斷標(biāo)志信號(hào)Clk_gate_i^PN位時(shí)鐘信號(hào)的一一對(duì)應(yīng)關(guān)系，將N位關(guān)斷標(biāo)志信號(hào)clk_gate_sft部的高電平比特位對(duì)應(yīng)的時(shí)鐘選通至電路的輸出時(shí)鐘CLK_0N位c lk_gate_s中僅有一位為高電平。
[0027]去噪電路101，如圖2所示，包括第一寄存器1011和第二寄存器1012，第一寄存器1011的