輸出驅(qū)動(dòng)裝置、輸出驅(qū)動(dòng)電路以及電位轉(zhuǎn)換系統(tǒng)的制作方法
【專利摘要】本發(fā)明提供一種輸出驅(qū)動(dòng)電路用以驅(qū)動(dòng)一接合墊。輸出驅(qū)動(dòng)電路包含一上拉電路以及一下拉電路。上拉電路包含第一、第二、與第三第一型晶體管，第一與第二第一型晶體管串接于一高電源線與接合墊之間，共同受一第一邏輯信號所控制，第三第一型晶體管與第二第一型晶體管并聯(lián)，且第三第一型晶體管由一第一電源線提供偏壓。下拉電路包含第一、第二、與第三第二型晶體管，第一與第二第二型晶體管串接于一低電源線與接合墊之間，共同受一第二邏輯信號所控制，第三第二型晶體管與第二第二型晶體管并聯(lián)，且第三第二型晶體管由一第二電源線提供偏壓。上拉電路被架構(gòu)為第一第一型晶體管對第一邏輯信號的反應(yīng)速度低于第二第一型晶體管對第一邏輯信號的反應(yīng)速度。
【專利說明】 輸出驅(qū)動(dòng)裝置、輸出驅(qū)動(dòng)電路以及電位轉(zhuǎn)換系統(tǒng)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明的實(shí)施例是關(guān)于輸出驅(qū)動(dòng)裝置、輸出驅(qū)動(dòng)電路以及電位轉(zhuǎn)換系統(tǒng)。
【背景技術(shù)】
[0002]一般而言，集成電路可以大致區(qū)分為核心部分(core port1n)與輸入輸出部分(input and output port1n)。輸入輸出部分扮演了核心部分中的對外通訊的橋梁,一方面需要將核心部分所產(chǎn)生的內(nèi)部信號(core signal),透過接合墊(pad)傳遞到集成電路之外，另一方面也需要將外界送到接合墊的外部信號，傳遞到核心部分，以便進(jìn)行處理。
[0003]電子產(chǎn)品往往隨著運(yùn)算速度增快與節(jié)能的要求，核心部分的工作電壓需要下降。類似的，為了增加集成電路之間外部信號傳輸效率，新一代的外部信號的驅(qū)動(dòng)電壓，也會(huì)跟著下降。舉例來說，一種存儲(chǔ)器的規(guī)格，第三代雙倍資料率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory, 一般稱為 DDR3SDRAM)，其驅(qū)動(dòng)電壓規(guī)定為1.5V，而第I代與第2代雙倍資料率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器(簡稱DDRl與DDR2)的驅(qū)動(dòng)電壓分別為2.5V與1.8V。而最新的DDR4，第四代的DDR，甚至規(guī)定驅(qū)動(dòng)電壓低到1.2V。
[0004]傳統(tǒng)半導(dǎo)體制程可以在一半導(dǎo)體晶圓上制造出兩種元件:核心元件(coredevice)以及輸入輸出元件(input and output device)。舉例來說,核心元件的可靠度，是其所有的導(dǎo)電端(譬如說柵端、漏端、源端)在1.1V的操作電壓下的各樣電壓組合的操作條件下，都不可以發(fā)生問題；輸入輸出元件的可靠度，是其所有的導(dǎo)電端(譬如說柵端、漏端、源端)在1.5V的操作電壓下的各樣電壓組合的操作條件下，都不可以發(fā)生問題。舉例來說，如果輸入輸出元件與核心元件都是MOS元件，那輸入輸出元件中的柵氧化層將會(huì)厚于核心元件的柵氧化層。相較之下，核心元件(core device)的速度較快、驅(qū)動(dòng)力強(qiáng),但輸入輸出元件(10 device)比較強(qiáng)壯，可以承受比較高的電壓應(yīng)力。
[0005]圖1為一已知的輸出驅(qū)動(dòng)裝置100,可以適用于DDR3,其屬于一集成電路中的輸入輸出部分。輸出驅(qū)動(dòng)裝置100驅(qū)動(dòng)接合墊102，被輸入輸出電源線Vdd1以及Vss1所供電，兩者的電壓分別為1.5V與0V。輸出驅(qū)動(dòng)裝置100有電位轉(zhuǎn)換電路106、上緩沖電路108H、下緩沖電路108L、以及輸出驅(qū)動(dòng)器110。為了運(yùn)算速度與省電的考量，核心電路104中采用核心元件(core device)，供電給核心電路104的核心電源線Vddcore以及Vsscore的電壓分別為1.1V以及0V。輸出驅(qū)動(dòng)裝置100采用輸入輸出元件(10 device)。在輸出驅(qū)動(dòng)器110中，上拉(high-side)PMOS PH與下拉(low-side)NMOS NL，因?yàn)槠洳捎抿?qū)動(dòng)力較弱的輸入輸出元件，又要符合DDR3的驅(qū)動(dòng)力規(guī)格，所以將會(huì)占用相當(dāng)大的半導(dǎo)體面積(siliconarea)。
[0006]現(xiàn)有技術(shù)提出可以在輸出驅(qū)動(dòng)裝置中，采用核心元件，以降低所需用的半導(dǎo)體面積。圖2顯示現(xiàn)有技術(shù)中的另一輸出驅(qū)動(dòng)器120，可用以取代圖1中的輸出驅(qū)動(dòng)器110。輸出驅(qū)動(dòng)器120中，PMOS PHl與PH2以及NMOS NLl與NL2都是采用核心元件。PMOS PH2與NMOS NL2的控制柵分別連接到電源線Vbp與Vbn，其電壓分別為0.4V與1.1V。PMOS PHl的控制柵則接收邏輯信號Sp，其高低邏輯電位分別是1.5V與0.4V。NMOS NLl的控制柵則接收邏輯信號Sn，其高低邏輯電位分別是1.1V與0V。這里所謂高邏輯電位是指一信號等于邏輯上的” I”時(shí)，其所呈現(xiàn)的電壓電位，而低邏輯電位則是該信號等于邏輯上的”0”時(shí)，所呈現(xiàn)的電壓電位。PMOS PHl與PH2串接在一起，NMOS NLl與NL2串接在一起。這樣的串接結(jié)構(gòu)可以防止原是用來操作于1.1V的操作電壓的核心元件(PMOS PHl與PH2以及NMOSNLl與NL2)，可能遭受到過高操作電壓(1.5V)的應(yīng)力而造成的損害。
[0007]輸出驅(qū)動(dòng)器120之中，PMOS PH2的控制柵到接合墊102之間的寄生電容會(huì)相當(dāng)?shù)拇蟆榱吮苊饨雍蠅|102上的信號變化時(shí)，因電容耦合而造成電源線Vbp的電壓不穩(wěn)定，因此，PMOS PH2的控制柵要接上一個(gè)相當(dāng)大的離耦電容122。類似的，NMOS NL2的控制柵也要接上一個(gè)相當(dāng)大的離耦電容124，來降低接合墊102上的信號變化對電源線Vbn的電壓影響。離耦電容122與124所占用的半導(dǎo)體面積也會(huì)相當(dāng)?shù)目捎^。
【發(fā)明內(nèi)容】
[0008]本發(fā)明的提出一種輸出驅(qū)動(dòng)電路(output driver),用以驅(qū)動(dòng)一接合墊(pad)。該輸出驅(qū)動(dòng)電路包含一上拉電路以及一下拉電路。該上拉電路包含第一、第二、與第三第一型晶體管，該第一與第二第一型晶體管串接于一高電源線與該接合墊之間，共同受一第一邏輯信號所控制，該第三第一型晶體管與該第二第一型晶體管并聯(lián)，且該第三第一型晶體管由一第一電源線提供偏壓。該下拉電路包含第一、第二、與第三第二型晶體管，該第一與第二第二型晶體管串接于一低電源線與該接合墊之間，共同受一第二邏輯信號所控制，該第三第二型晶體管與該第二第二型晶體管并聯(lián)，且該第三第二型晶體管由一第二電源線提供偏壓。該上拉電路被架構(gòu)為該第一第一型晶體管對該第一邏輯信號的反應(yīng)速度低于該第二第一型晶體管對該第一邏輯信號的反應(yīng)速度。
[0009]本發(fā)明還提出一種電位轉(zhuǎn)換系統(tǒng)，由一高電源線以及一低電源線供電。該電位轉(zhuǎn)換系統(tǒng)包含一偏壓提供電路以及一第一電位轉(zhuǎn)換電路。該偏壓提供電路包含一參考用電位轉(zhuǎn)換電路以及一回饋電路。該參考用電位轉(zhuǎn)換電路受一第一輸入邏輯電位以及一參考偏壓所控制，輸出一第一輸出邏輯電位。該回饋電路提供調(diào)整該參考偏壓，以使該第一輸出邏輯電位大約穩(wěn)定于一預(yù)設(shè)值。該第一電位轉(zhuǎn)換電路具有與該參考用電位轉(zhuǎn)換電路相同的電路架構(gòu)，受一輸入信號以及該參考偏壓所控制，以輸出一輸出信號。當(dāng)該輸入信號為該第一輸入邏輯電位時(shí)，該輸出信號的電壓大約等于該預(yù)設(shè)值；當(dāng)該輸入信號為另一輸入邏輯電位時(shí)，該輸出信號的電壓大約等于該高電源線與該低電源線的電壓其中之一。
[0010]本發(fā)明另一種輸出驅(qū)動(dòng)裝置，包含上電位轉(zhuǎn)換電路、一上緩沖電路、一下電位轉(zhuǎn)換電路、一下緩沖電路、以及一輸出驅(qū)動(dòng)電路。該上電位轉(zhuǎn)換電路將一輸入信號轉(zhuǎn)換成一上輸出信號。該輸入信號具有二輸入邏輯電位，而該上輸出信號具有二上輸出邏輯電位。該上緩沖電路依據(jù)該上輸出信號，驅(qū)動(dòng)一上控制端。該下電位轉(zhuǎn)換電路將該輸入信號轉(zhuǎn)換成一下輸出信號，該下輸出信號具有二下輸出邏輯電位。該下緩沖電路依據(jù)該下輸出信號，驅(qū)動(dòng)一下控制端。該輸出驅(qū)動(dòng)電路包含該上控制端、該下控制端，該輸出驅(qū)動(dòng)電路驅(qū)動(dòng)一接合墊。該二下輸出邏輯電位與該二輸入邏輯電位相同。
【專利附圖】
【附圖說明】
[0011]為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，以下結(jié)合附圖對本發(fā)明的【具體實(shí)施方式】作詳細(xì)說明，其中:
[0012]圖1為一已知的輸出驅(qū)動(dòng)裝置。
[0013]圖2顯示現(xiàn)有技術(shù)中的另一輸出驅(qū)動(dòng)器。
[0014]圖3顯示依據(jù)本發(fā)明所實(shí)施的輸出驅(qū)動(dòng)裝置。
[0015]圖4A顯示一上電位轉(zhuǎn)換電路。
[0016]圖4B顯不一電位轉(zhuǎn)換系統(tǒng)。
[0017]圖5A顯示一下電位轉(zhuǎn)換電路。
[0018]圖5B顯不另一電位轉(zhuǎn)換系統(tǒng)。
[0019]圖6舉例顯示了圖3中的一些信號波形。
[0020]圖中元件標(biāo)號說明如下:
[0021]100 輸出驅(qū)動(dòng)裝置
[0022]102 接合墊
[0023]104 核心電路
[0024]106 電位轉(zhuǎn)換電路
[0025]108H上緩沖電路
[0026]108L下緩沖電路
[0027]110 輸出驅(qū)動(dòng)器
[0028]120 輸出驅(qū)動(dòng)器
[0029]122、124 離耦電容
[0030]600,600a,600b 輸出驅(qū)動(dòng)裝置
[0031]602 輸出驅(qū)動(dòng)電路
[0032]604 緩沖部分
[0033]606 電位轉(zhuǎn)換部分
[0034]608H上拉電路
[0035]608L下拉電路
[0036]610 接合墊
[0037]800、800a、800b、800-ref 上電位轉(zhuǎn)換電路
[0038]802 電流鏡
[0039]860 偏壓提供電路
[0040]862 運(yùn)算放大器
[0041]900,900a,900b 下電位轉(zhuǎn)換電路
[0042]902 電流鏡
[0043]960 偏壓提供電路
[0044]BH 上緩沖電路
[0045]BL 下緩沖電路
[0046]BN 輸入端
[0047]BP 輸入端
[0048]CN 離稱電容
[0049]CP 離耦電容
[0050]IN 輸入端
[0051]Ishn下電位轉(zhuǎn)換電路
[0052]I shp上電位轉(zhuǎn)換電路
[0053]nbias參考偏壓
[0054]Ncon 連接點(diǎn)
[0055]NL、NL1、NL2、NL6、NL7、NL8、NL9、NL10、NL11、NL12、NL13、NMOS 晶體管
[0056]OUT輸出端
[0057]pbias參考偏壓
[0058]Pcon 連接點(diǎn)
[0059]PH、PH1、PH2、PH6、PH7、PH8、PH9PM0S 晶體管
[0060]RN、RP 電阻
[0061]Sinv-p反向信號
[0062]Sin_n、Sin-p 輸入信號
[0063]Sn 邏輯信號
[0064]Snon-p非反向信號
[0065]Sout-n輸出信號
[0066]Sout-p輸出信號
[0067]Sout-p-ref 輸出信號
[0068]Sp 邏輯信號
[0069]Ssfn輸出信號
[0070]Ssfp輸出信號
[0071]S-core、S-core-a、S-core-b 核心信號
[0072]t0、tl、t2、t3、t4、t5 時(shí)間點(diǎn)
[0073]Tdead-f、Tdead-r 不重疊時(shí)段
[0074]Ths-on高端開啟區(qū)段
[0075]Tls-on下端開啟區(qū)段
[0076]Vbp > Vbn 電源線
[0077]Vdd1、Vss1輸入輸出電源線
[0078]Vddcore> Vsscore 核心電源線
[0079]Vnth、Vpth 轉(zhuǎn)換電壓
[0080]Vpad 電壓
【具體實(shí)施方式】
[0081]圖3顯示依據(jù)本發(fā)明所實(shí)施的輸出驅(qū)動(dòng)裝置600，其包含電位轉(zhuǎn)換部分606、緩沖部分604以及輸出驅(qū)動(dòng)電路602。輸出驅(qū)動(dòng)裝置600都采用核心元件，以降低所需用的半導(dǎo)體面積。輸出驅(qū)動(dòng)裝置600僅是本發(fā)明的一實(shí)施例，并不用以限制本發(fā)明。譬如說，在另一個(gè)依據(jù)本發(fā)明所實(shí)施例的一輸出驅(qū)動(dòng)裝置中，同時(shí)擁有核心元件以及輸入輸出元件。
[0082]以下實(shí)施例中，核心電源線Vddcore與Vsscore分別為1.1V與0V,而輸入輸出電源線Vdd1與Vss1分別為1.5V與0V，來做為例子，可以適用于DDR3的輸入輸出驅(qū)動(dòng)裝置。但本發(fā)明不限于此。舉例來說，本發(fā)明的其他實(shí)施例，為可以適用于其他種DDR規(guī)格的輸入輸出驅(qū)動(dòng)裝置，其輸入輸出電源線Vdd1可以是1.35V或是1.2V。
[0083]圖3中，電位轉(zhuǎn)換部分606包含上電位轉(zhuǎn)換電路Ishp與下電位轉(zhuǎn)換電路lshn。上電位轉(zhuǎn)換電路Ishp受核心信號S-core以及參考偏壓pbias所控制,而產(chǎn)生輸出信號Ssfp。核心信號S-core的低與高邏輯電位，分別是核心電源線Vsscore的電壓以及核心電源線Vddcore的電壓，舉例來說，分別是OV與1.1V。輸出信號Ssfp的高低邏輯電位，大約分別是輸入輸出電源線Vdd1與Vbp的電壓；舉例來說，分別是1.5V與0.4V。下電位轉(zhuǎn)換電路Ishn受核心信號S-core以及參考偏壓nbias所控制,而產(chǎn)生輸出信號Ssfn。輸出信號Ssfn的高與低邏輯電位，大約分別是電源線Vbn與Vss1的電壓；舉例來說，分別是1.1V與0V。偏壓提供電路860與960分別提供參考偏壓pbias與nbias。在此可以發(fā)現(xiàn)，輸出信號Ssfn的高與低邏輯電位跟核心信號S-core的一樣。盡管上電位轉(zhuǎn)換電路Ishp與下電位轉(zhuǎn)換電路Ishn都受輸入輸出電源線Vdd1與Vss1的供電，但是只有上電位轉(zhuǎn)換電路Ishp提供電位轉(zhuǎn)換的功能，而下電位轉(zhuǎn)換電路Ishn沒有。上電位轉(zhuǎn)換電路Ishp與下電位轉(zhuǎn)換電路Ishn的內(nèi)部電路與運(yùn)作方式將稍后解釋。
[0084]緩沖部分604有上緩沖電路BH與下緩沖電路BL。上緩沖電路BH由輸入輸出電源線Vdd1與Vbp供電，如同圖3所示，包含兩個(gè)反向器，用來降低上電位轉(zhuǎn)換電路Ishp的電容性負(fù)載，依據(jù)輸出信號Ssfp，產(chǎn)生邏輯信號Sp。類似的，下緩沖電路BL由電源線Vbn與Vss1供電，用來降低下電位轉(zhuǎn)換電路Ishn的電容性負(fù)載，依據(jù)輸出信號Ssfn，產(chǎn)生邏輯信號Sn。
[0085]輸出驅(qū)動(dòng)電路602有上拉電路608H與下拉電路608L。
[0086]上拉電路608H 中有電阻 RP，PMOS PH6、PH7 與 PH8。PMOS PH7 與 PMOS PH8 并聯(lián)于PMOS PH6與接合墊610之間。PMOS PH6連接于輸入輸出電源線Vdd1與PMOS PH7之間。PMOS PH8的控制端與輸入輸出電源線Vdd1之間連接有一離耦電容CP，且PMOS PH8的控制端連接到電源線Vbp。離耦電容CP可降低接合墊610上的信號變化對電源線Vbp的影響。
[0087]雖然PMOS PH6與PH7都受控于信號Sp，但是因?yàn)殡娮鑂P的存在，所以PMOS PH6對信號Sp的反應(yīng)速度，將會(huì)低于PMOS PH7對信號Sp的反應(yīng)速度。
[0088]如圖所示，下拉電路608L的電路架構(gòu)類似于上拉電路608H，可以透過上拉電路608H的解說而了解，故不再累述。
[0089]當(dāng)邏輯信號Sp與Sn的邏輯值固定為” O”時(shí)，其電壓分別為0.4V與0V，此時(shí)接合墊610被充電到約為1.5V。因?yàn)镹MOS NL8的箝制效應(yīng)，NMOS NL8與NL6之間的連接點(diǎn)Ncon電壓會(huì)被預(yù)充到1.lV-Vthn，其中，Vthn為集成電路中一些NMOS晶體管的臨界電壓(threshold voltage)。在一例子中,Vthn為0.81V,而集成電路中一些PMOS晶體管的臨界電壓Vthp=-L 05V。當(dāng)信號Sp與Sn的邏輯值都由”O(jiān)”轉(zhuǎn)變成” I”時(shí)，其電壓分別變成為1.5V與1.1V。此時(shí)PMOS PH6被關(guān)閉成為開路，接合墊610被導(dǎo)通的NMOS NL6.NL7與NL8下拉，所以其電壓值回從1.5V開始往OV下降。NMOS NL6對于邏輯信號Sn的反應(yīng)速度低于NMOS NL7對于邏輯信號Sn的反應(yīng)速度，所以接點(diǎn)Ncon的電壓會(huì)緩和的下降，避免NMOSNL8的最高漏源偏壓(maximum drain-to-source voltage)超過1.1V過多而產(chǎn)生熱電子對NMOS NL8造成損害。
[0090]類似的道理，當(dāng)信號Sp與Sn的邏輯值都由”I”轉(zhuǎn)變成”0”時(shí)，NMOS NL6被關(guān)閉成為開路，接合墊610被導(dǎo)通的PMOS PH6、PH7與PH8上拉，所以其電壓值會(huì)從OV開始往1.5V上升。PMOS PH6對于信號Sp的反應(yīng)速度低于PMOS PH7對于信號Sp的反應(yīng)速度，所以連接點(diǎn)Pcon的電壓會(huì)緩和的上升，可以大約控制PMOS PH8的最低漏源偏壓在-1.1V附近，避免產(chǎn)生能量過強(qiáng)的熱電子而對PMOS PH8造成損害。
[0091]盡管下拉電路608L與上拉電路608H都采用適用于1.1V操作電壓的核心元件，但卻由比較高的1.5V電源所供電。從以上分析與元件可靠度模擬驗(yàn)證可知，適當(dāng)設(shè)計(jì)下的下拉電路608L與上拉電路608H可以符合一般商業(yè)可靠度的需求。
[0092]以要達(dá)到相同驅(qū)動(dòng)力的角度來看，圖3中的NMOS NL7與NL8的電流驅(qū)動(dòng)力總和，要大約等于先前技術(shù)圖2中的NMOS NL2的電流驅(qū)動(dòng)力。因此，比較之下可知，就元件大小而言，NMOS NL8可以比NMOS NL2小，所以NMOS NL8的控制柵到接合墊610之間的寄生電容也會(huì)較小。圖3中的離耦電容CN，相對于先前技術(shù)圖2中的離耦電容124，就可以比較小，可以節(jié)省一些半導(dǎo)體面積。類似的，圖3中的離耦電容CP也可以比圖2中的離耦電容122小，節(jié)省一些半導(dǎo)體面積。
[0093]圖4A顯示一上電位轉(zhuǎn)換電路800，可以做為圖3中的上電位轉(zhuǎn)換電路lshp。上電位轉(zhuǎn)換電路800都是采用核心元件。上電位轉(zhuǎn)換電路800從輸入端IN與BP分別接收輸入信號Sin-p與參考偏壓pbias，在輸出端產(chǎn)生輸出信號Sout-p。
[0094]圖4A中的三個(gè)反向器由核心電源線Vddcore以及核心電源線Vsscore (電壓分別為1.1V與0V)所供電,依據(jù)輸入信號Sin-p來產(chǎn)生反向信號Sinv-p與非反向信號Snon-p。其他的NMOS與PMOS的連接關(guān)系如圖4A所示，由輸入輸出電源線Vdd1以及輸入輸出電源線Vss1所供電，其電壓分別為1.5￥與價(jià)。NMOS NL9、NL10與NLll的連接關(guān)系類似于圖3中的下拉電路608L，其操作原理以及對于元件可靠度的貢獻(xiàn)效果可以類推得知，故不再重述。
[0095]當(dāng)輸入信號Sin-p的邏輯值為”0”時(shí),其電壓為OV,反向信號Sinv-p與非反向信號Snon-p的電壓分別為1.1V與0V。此時(shí)，因?yàn)镹MOS NLll關(guān)閉為開路，所以輸出信號Sout-p會(huì)被電流鏡802所產(chǎn)生的一充電電流所充電，直到輸出信號Sout-p的電壓等于輸入輸出電源線Vdd1的電壓(1.5V)為止。輸出信號Sout-p的邏輯值變成” I”。
[0096]當(dāng)輸入信號Sin-p的邏輯值為” I”時(shí)，其電壓為1.1V，反向信號Sinv-p與非反向信號Snon-p的電壓分別為OV與1.1V。此時(shí)，因?yàn)镹MOS NL12與NL13均為開路(opencircuit)，所以電流鏡802對輸出信號Sout-p的充電電流消失(變成O)。因?yàn)樘幱诙搪穼?dǎo)通狀態(tài)，NMOS NL9、NL10、NLll的組合可以等效視為一下拉電阻。PMOS PH9的柵端連接到參考偏壓pbias, PMOS PH9可以等效視為一上拉電阻。下拉電阻與上拉電阻構(gòu)成一分壓電路，使得此時(shí)的輸出信號Sout-p的電壓最后可以穩(wěn)定在一預(yù)設(shè)值。稍后將說明，只要給予適當(dāng)?shù)膮⒖计珘簆bias，這個(gè)預(yù)設(shè)值可以控制在0.4V，大約等于電源線Vbp的電壓。輸出信號Sout-p的邏輯值變成” O”。
[0097]圖4B顯不一電位轉(zhuǎn)換系統(tǒng),用以解說在一實(shí)施例中，參考偏壓pbias是如何產(chǎn)生與應(yīng)用。圖4B包含一偏壓提供電路860以及輸出驅(qū)動(dòng)裝置600a、600b。每個(gè)輸出驅(qū)動(dòng)裝置600a、600b都可以用圖3中的輸出驅(qū)動(dòng)裝置600來實(shí)現(xiàn)。輸出驅(qū)動(dòng)裝置600a、600b分別具有上電位轉(zhuǎn)換電路800a、800b。偏壓提供電路860也具有上電位轉(zhuǎn)換電路800-ref。圖4B中的每個(gè)上電位轉(zhuǎn)換電路都可以用圖4中的上電位轉(zhuǎn)換電路800來實(shí)現(xiàn)。本發(fā)明并不限于一個(gè)偏壓提供電路只能提供參考偏壓給兩個(gè)輸出驅(qū)動(dòng)裝置，也可以給一個(gè)或是更多的輸出驅(qū)動(dòng)裝置。
[0098]偏壓提供電路860還具有一運(yùn)算放大器862，其產(chǎn)生參考偏壓pbias。參考偏壓pbias供應(yīng)給圖4B中所有上電位轉(zhuǎn)換電路的輸入端BP。運(yùn)算放大器862的兩個(gè)輸入端分別連接到上電位轉(zhuǎn)換電路800-ref的輸出端OUT以及電源線Vbp。上電位轉(zhuǎn)換電路800-ref的輸入端IN則連接到1.1V，也就是核心信號S-core的高邏輯電位。運(yùn)算放大器862提供了一個(gè)負(fù)回饋機(jī)制，控制參考偏壓pbias，以使上電位轉(zhuǎn)換電路800-ref所輸出的輸出信號Sout-p-ref大約穩(wěn)定在電源線Vbp的電壓(0.4V)。
[0099]如同先前圖4A所說明的，當(dāng)輸入信號Sin-p的邏輯值為”0”，其電壓為0V，此時(shí)輸出信號Sout-p的邏輯值會(huì)變成” 1”，其電壓為1.5V ;當(dāng)輸入信號Sin-p的邏輯值為” 1”，其電壓為1.1V，輸出信號Sout-p的邏輯值會(huì)變成”0”，其電壓由參考偏壓pbias所控制。既然使圖4B中的參考偏壓pbias使得上電位轉(zhuǎn)換電路800-ref的輸出信號Sout-p-ref大約穩(wěn)定在0.4V，所以，每個(gè)上電位轉(zhuǎn)換電路800a、800b的輸出信號的邏輯值”0”所對應(yīng)的低輸出邏輯電位，都大約會(huì)是0.4V。
[0100]圖4B中的電位轉(zhuǎn)換系統(tǒng)至少具備有一個(gè)好處:每個(gè)上電位轉(zhuǎn)換電路的輸出信號，其低輸出邏輯電位(在此實(shí)施例中為0.4V)，大致不會(huì)隨著半導(dǎo)體制程飄移而有所改變。這乃是因?yàn)槠珘禾峁╇娐?60中所提供的負(fù)回饋機(jī)制，不論半導(dǎo)體制程的飄移為何，會(huì)自動(dòng)調(diào)整參考偏壓pbias，把輸出信號Sout-p-ref穩(wěn)定在0.4V，也一起穩(wěn)定了每個(gè)上電位轉(zhuǎn)換電路的輸出信號的低輸出邏輯電位。
[0101]圖5A顯示一下電位轉(zhuǎn)換電路900，可以做為圖3中的下電位轉(zhuǎn)換電路lshn。圖5B顯示另一電位轉(zhuǎn)換系統(tǒng)。圖5A與圖5B的運(yùn)作以及說明可以分別參考圖4A與圖4B的運(yùn)作與說明而推知。簡單的說，圖5A中的下電位轉(zhuǎn)換電路900，其輸出信號Sout-n的低輸出邏輯電位為0V，其高輸出邏輯電位由參考偏壓nbias所決定。圖5B中偏壓提供電路960中提供了負(fù)回饋機(jī)制，不論半導(dǎo)體制程的飄移為何，可以自動(dòng)調(diào)整參考偏壓nbias，把輸出信號Sout-n-ref穩(wěn)定在1.1V,也同時(shí)穩(wěn)定了每個(gè)上電位轉(zhuǎn)換電路的輸出信號的高輸出邏輯電位為1.1V。
[0102]實(shí)質(zhì)上，圖3中的下電位轉(zhuǎn)換電路Ishn并沒有進(jìn)行電位轉(zhuǎn)換，因?yàn)槠漭敵鲂盘朣sfn的高低邏輯電位，都跟核心信號S-core的高低邏輯電位一樣。但是，下電位轉(zhuǎn)換電路Ishn與上電位轉(zhuǎn)換電路Ishp —同存在，可以自動(dòng)提供一不重疊功能，也就是使得圖3中的下拉電路608L與上拉電路608H不會(huì)同時(shí)開始導(dǎo)通。如果下拉電路608L與上拉電路608H同時(shí)導(dǎo)通，將會(huì)在輸入輸出電源線Vdd1與Vss1之間形成一電流路徑,產(chǎn)生貫穿電流(shootthrough current)，不只是浪費(fèi)電源，更可能導(dǎo)致輸入輸出電源線Vdd1或Vss1的電壓不穩(wěn)，引發(fā)一些邏輯電路的邏輯判斷錯(cuò)誤。
[0103]如同圖4A所解說的，輸出信號Sout-p由邏輯上的”0”變成”1”時(shí)，是在沒有下拉電流的條件下，單單靠電流鏡802從0.4V開始而抬升到1.5V。所以只要電流鏡802提供的充電電流夠大，輸出信號Sout-p的上升電壓變化率就可以相當(dāng)?shù)拇?。相反的，輸出信號Sout-p由邏輯上的”1”變成”0”時(shí)，是在一個(gè)上拉電阻跟一個(gè)下拉電阻的爭奪平衡下，由1.5V變成0.4V?？梢灶A(yù)期的，輸出信號Sout-P的下降電壓變化率，相對于其上升電壓變化率而言，應(yīng)該會(huì)比較慢。
[0104]類似圖4A中的道理，在圖5A中，輸出信號Sout-n的上升電壓變化率，相對于其下降電壓變化率而言，應(yīng)該會(huì)比較慢。
[0105]實(shí)務(wù)上，可以很簡單地把輸出信號Sout-n的上升電壓變化率，設(shè)計(jì)的低于輸出信號Sout-p的上升電壓變化率；把輸出信號Sout-p的下降電壓變化率,設(shè)計(jì)的低于輸出信號Sout-n的下降電壓變化率。這樣就可以產(chǎn)生不重疊功能，同時(shí)也可以簡化圖3中的上下緩沖電路BH與BL的設(shè)計(jì)。
[0106]圖6舉例顯不了圖3中的一些信號波形，由上而下，分別是核心信號S-core、輸出信號Ssfp、邏輯信號Sp、輸出信號Ssfn、邏輯信號Sn、以及接合墊610上的電壓Vpad。以下說明請同時(shí)參考圖3中的輸出驅(qū)動(dòng)裝置600。
[0107]時(shí)間點(diǎn)t0之前,核心信號S-core為0V,輸出信號Ssfp、信號Sp、輸出信號Ssfn與信號Sn全部都是邏輯上的”1 ”，上拉電路608H關(guān)閉，下拉電路608L導(dǎo)通，所以電壓Vpad為OV0
[0108]在時(shí)間點(diǎn)t0，核心信號S-core從OV變成1.1V。因此，上電位轉(zhuǎn)換電路Ishp的輸出信號Ssfp開始從1.5V，相對較慢的往0.4V下降；而下電位轉(zhuǎn)換電路Ishn的輸出信號Ssfn開始從1.1V，相對較快的降到0V。因?yàn)檩敵鲂盘朣sfn很快的低過下緩沖電路BL所設(shè)定的轉(zhuǎn)換電壓Vnth，所以信號Sn也大約在時(shí)間點(diǎn)t0，從1.1V降成為0V。此時(shí)，下拉電路608L開始被關(guān)閉，呈現(xiàn)開路。
[0109]在時(shí)間點(diǎn)tl，輸出信號Ssfp的電壓才低過上緩沖電路BH所設(shè)定轉(zhuǎn)換電壓Vpth，所以信號Sp才從1.5V轉(zhuǎn)變成0.4V。此時(shí)，上拉電路608H被開啟，開始導(dǎo)通。電壓Vpad被上拉電路608H從OV上拉到1.5V。
[0110]在時(shí)間to到tl的區(qū)段，為一不重疊時(shí)段Tdead-r，因?yàn)樯侠娐?08H與下拉電路608L都是關(guān)閉，沒有導(dǎo)通。由于此時(shí)接合墊610沒有被充放電，因此其電壓Vpad維持在時(shí)間to之前的狀態(tài)，所以為OV。
[0111]在時(shí)間t2，核心信號s-core從1.1V變成0V。上電位轉(zhuǎn)換電路Ishp的輸出信號Ssfp開始從0.4V，相對較快的升到1.5V ;而下電位轉(zhuǎn)換電路Ishn的輸出信號Ssfn開始從0V，相對較慢的往1.1V上升。因?yàn)檩敵鲂盘朣sfp很快的高過下緩沖電路BH所設(shè)定的轉(zhuǎn)換電壓Vpth，所以信號Sp也大約在時(shí)間點(diǎn)t2，從0.4V轉(zhuǎn)變?yōu)?.5V。此時(shí)，上拉電路608H被關(guān)閉，呈現(xiàn)開路。
[0112]時(shí)間tl到t2的區(qū)段，可以定義為高端開啟區(qū)段Ths-on，因?yàn)橹挥猩侠娐?08H導(dǎo)通，而下拉電路608L關(guān)閉。
[0113]在時(shí)間點(diǎn)t3，輸出信號Ssfn的電壓才高過下緩沖電路BL所設(shè)定轉(zhuǎn)換電壓Vnth，所以信號Sn才從OV轉(zhuǎn)變成1.1V。此時(shí)，下拉電路608L被開啟，開始進(jìn)入下端開啟區(qū)段Tls-on，上拉電路608H關(guān)閉，而下拉電路608L導(dǎo)通。電壓Vpad被下拉電路608L從1.5V下拉到OV。
[0114]在時(shí)間t2到t3的區(qū)段，為另一不重疊時(shí)段Tdead-f，因?yàn)樯侠娐?08H與下拉電路608L都是關(guān)閉，沒有導(dǎo)通。由于此時(shí)接合墊610沒有被充放電，因此其電壓Vpad維持在時(shí)間t2之前的狀態(tài)，所以為1.5V。
[0115]盡管不重疊時(shí)段Tdead-f與Tdead-r的長度，基本上是由上緩沖電路BH與下緩沖電路BL所定義的轉(zhuǎn)換電壓Vpth與Vnth來決定。但是，從以上的分析可知，不論轉(zhuǎn)換電壓Vpth與Vnth為何，只要適當(dāng)?shù)貐^(qū)隔輸出信號Ssfp與Ssfn電壓的上升與下降變化率，不重疊時(shí)段Tdead-f與Tdead-r就一定會(huì)存在。這意味著上緩沖電路BH與下緩沖電路BL的設(shè)計(jì)會(huì)非常容易，大致上只需要考慮電容性負(fù)載的降低。換言之，盡管下電位轉(zhuǎn)換電路Ishn類似一個(gè)假的(du_y)電位轉(zhuǎn)換電路，沒有像上電位轉(zhuǎn)換電路Ishp有提供電位轉(zhuǎn)換的功能。但是，下電位轉(zhuǎn)換電路Ishn與上電位轉(zhuǎn)換電路Ishp —同存在，可以提供不重疊功能，簡化上緩沖電路BH與下緩沖電路BL的設(shè)計(jì)。
[0116]雖然本發(fā)明已以較佳實(shí)施例揭示如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的修改和完善，因此本發(fā)明的保護(hù)范圍當(dāng)以權(quán)利要求書所界定的為準(zhǔn)。
【權(quán)利要求】
1.一種輸出驅(qū)動(dòng)電路，用以驅(qū)動(dòng)一接合墊，包含: 一上拉電路，包含: 第一、第二、與第三第一型晶體管，該第一與第二第一型晶體管串接于一高電源線與該接合墊之間，共同受一第一邏輯信號所控制，該第三第一型晶體管與該第二第一型晶體管并聯(lián)，且該第三第一型晶體管由一第一電源線提供偏壓；以及 一下拉電路，包含: 第一、第二、與第三第二型晶體管，該第一與第二第二型晶體管串接于一低電源線與該接合墊之間，共同受一第二邏輯信號所控制，該第三第二型晶體管與該第二第二型晶體管并聯(lián)，且該第三第二型晶體管由一第二電源線提供偏壓； 其中，該上拉電路被架構(gòu)為:該第一第一型晶體管對該第一邏輯信號的反應(yīng)速度低于該第二第一型晶體管對該第一邏輯信號的反應(yīng)速度。
2.如權(quán)利要求1的該輸出驅(qū)動(dòng)電路，其特征在于，該下拉電路被架構(gòu)為:該第一第二型晶體管對該第二邏輯信號的反應(yīng)速度，低于該第二第二型晶體管對該第二邏輯信號的反應(yīng)速度。
3.如權(quán)利要求1的該輸出驅(qū)動(dòng)電路，其特征在于，該第三第一型晶體管具有一控制端來接收該第一電源線提供的偏壓，該第三第二型晶體管具有另一控制端來接收該第二電源線提供的偏壓，該第一邏輯信號的一高邏輯電位與一低邏輯電位分別為該高電源線與該第一電源線的電壓，以及該第二邏輯信號的另一高邏輯電位與另一低邏輯電位分別為該第二電源線與該低電源線的電壓。
4.如權(quán)利要求1的該輸出驅(qū)動(dòng)電路，還包含第一與第二離耦電容，該第一離耦電容連接于該第三第一型晶體管的一控制端與該高電源線之間，該第二離耦電容連接于該第三第二型晶體管的另一控制端與該低電源線之間。
5.如權(quán)利要求1的該輸出驅(qū)動(dòng)電路，其特征在于，該第一電源線的電壓低于該第二電源線的電壓。
6.如權(quán)利要求1的該輸出驅(qū)動(dòng)電路，其特征在于，該高電源線與該第一電源線之間的電壓差，大約等于該第二電源線與該低電源線之間的電壓差。
7.—種電位轉(zhuǎn)換系統(tǒng)，由一高電源線以及一低電源線供電，包含: 一偏壓提供電路，包含: 一參考用電位轉(zhuǎn)換電路，受一輸入邏輯電位以及一參考偏壓控制而輸出一輸出邏輯電位；以及 一回饋電路，調(diào)整該參考偏壓，以使該輸出邏輯電位大約穩(wěn)定于一預(yù)設(shè)值；以及 一第一電位轉(zhuǎn)換電路，具有與該參考用電位轉(zhuǎn)換電路相同的電路架構(gòu)，受一輸入信號以及該參考偏壓所控制，以輸出一輸出信號； 其中，當(dāng)該輸入信號的電壓為該輸入邏輯電位時(shí)，該輸出信號的電壓大約等于該預(yù)設(shè)值；當(dāng)該輸入信號的電壓為另一輸入邏輯電位時(shí)，該輸出信號的電壓大約等于該高電源線與該低電源線的電壓其中之一。
8.如權(quán)利要求7的該電位轉(zhuǎn)換系統(tǒng)，其特征在于，該回饋電路為一運(yùn)算放大器，具有一輸出端輸出該參考偏壓，并具有二輸入端分別輸入該輸出邏輯電位與該輸入邏輯電位其中之一 O
9.如權(quán)利要求7的該電位轉(zhuǎn)換系統(tǒng)，還包含多個(gè)電位轉(zhuǎn)換電路，受該參考偏壓控制。
10.如權(quán)利要求7的該電位轉(zhuǎn)換系統(tǒng)，其特征在于，每個(gè)電位轉(zhuǎn)換電路包含: 一晶體管，連接于該高電源線與該低電源線其中之一到該輸出端之間，具有一控制柵，接收該參考偏壓。
11.一種輸出驅(qū)動(dòng)裝置，包含: 一上電位轉(zhuǎn)換電路，用以將一輸入信號轉(zhuǎn)換成一上輸出信號，該輸入信號具有二輸入邏輯電位，而該上輸出信號具有二上輸出邏輯電位； 一上緩沖電路，依據(jù)該上輸出信號，驅(qū)動(dòng)一上控制端； 一下電位轉(zhuǎn)換電路，用以將該輸入信號轉(zhuǎn)換成一下輸出信號，該下輸出信號具有二下輸出邏輯電位； 一下緩沖電路，依據(jù)該下輸出信號，驅(qū)動(dòng)一下控制端；以及 一輸出驅(qū)動(dòng)電路，包含該上控制端、該下控制端，該輸出驅(qū)動(dòng)電路驅(qū)動(dòng)一接合墊； 其中，該二下輸出邏輯電位與該二輸入邏輯電位相同。
12.如權(quán)利要求11的該輸出驅(qū)動(dòng)裝置，其特征在于，該二上輸出邏輯電位分別為一高電源線與一第一電源線的電壓，該二下輸出邏輯電位分別為一低電源線與一第二電源線的電壓，該輸出驅(qū)動(dòng)電路是由該高電源線與該低電源線所供電。
13.如權(quán)利要求11的該輸出驅(qū)動(dòng)裝置，其特征在于，該上電位轉(zhuǎn)換電路與該下電位轉(zhuǎn)換電路可提供一不重置功能。
14.如權(quán)利要求11的該輸出驅(qū)動(dòng)裝置，該上輸出信號的一下降電壓變化率，小于該下輸出信號的一下降電壓變化率。
15.如權(quán)利要求11的該輸出驅(qū)動(dòng)裝置，該上輸出信號的一上升電壓變化率，大于該下輸出信號的一上降電壓變化率。
16.如權(quán)利要求11的該輸出驅(qū)動(dòng)裝置，其特征在于，一偏壓提供電路提供一參考偏壓給該上電位轉(zhuǎn)換電路，用以控制該二上輸出邏輯電位其中的較低者。
17.如權(quán)利要求11的該輸出驅(qū)動(dòng)裝置，其特征在于，一偏壓提供電路提供一參考偏壓給該下電位轉(zhuǎn)換電路，用以控制該二下輸出邏輯電位其中的較高者。
【文檔編號】H03K19/0175GK104518774SQ201310444681
【公開日】2015年4月15日 申請日期:2013年9月26日 優(yōu)先權(quán)日:2013年9月26日
【發(fā)明者】劉先鳳, 陳俊嘉, 陳信光, 張耀忠 申請人:晨星半導(dǎo)體股份有限公司