跨導(dǎo)增強(qiáng)電路單元及晶體振蕩器電路的制作方法
【專利摘要】一種跨導(dǎo)增強(qiáng)電路單元包括五個源極和襯底接地的NMOS管及源極和襯底接電源的PMOS管；第一NMOS管和第一PMOS管柵極相連構(gòu)成輸入端，漏極和第二NMOS管漏極相連；第二NMOS管柵極和漏極相連且接第三NMOS管柵極，并通過電阻連接第二PMOS管漏極；第三NMOS管漏極和第四PMOS管漏極相連；第四NMOS管柵極和漏極相連且接第五NMOS管柵極及第三PMOS管漏極；第五NMOS管漏極和第五PMOS管漏極相連構(gòu)成輸出端；第一PMOS管漏極接第二PMOS管漏極；第二PMOS管柵極和漏極相連且接第三PMOS管柵極；第四PMOS管柵極和漏極相連且接第五PMOS管柵極。另外提供晶體振蕩器電路。
【專利說明】跨導(dǎo)增強(qiáng)電路單元及晶體振蕩器電路

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及模擬集成電路領(lǐng)域，尤其一種涉及跨導(dǎo)增強(qiáng)電路單元及具有該跨導(dǎo)增 強(qiáng)電路單兀的晶體振蕩器電路。

【背景技術(shù)】
[0002] 由于電池電源供電的電子系統(tǒng)的應(yīng)用越來越廣泛，電池能否長時間有效供電成為 一個需求，為盡可能地延長電池的使用時間，需要設(shè)計出低功耗的電路。晶體振蕩電路作為 一個時鐘產(chǎn)生模塊幾乎存在于每一個系統(tǒng)及芯片（System on a Chip, SoC)，而晶體振蕩器 的啟動需要較長的時間，對于低頻晶體振蕩器通常需要幾百毫秒甚至秒，因此低電壓低功 耗快速啟動時間成為一個設(shè)計趨勢。
[0003] 對于晶體振蕩器應(yīng)用，傳統(tǒng)的晶體蕩器電路結(jié)構(gòu)如圖1所示，包括反相放大器 INV、反饋電阻Rf、石英振蕩晶體XI、負(fù)載電容C1和C2,其中，反饋電阻Rm用于建立反 相放大器INV的直流工作電壓，負(fù)載電容C1和C2用于調(diào)整晶振使并聯(lián)諧振頻率接近串 聯(lián)諧振頻率，振蕩核一般采用臨界跨導(dǎo)gm。#，即適合晶體振蕩的最小跨導(dǎo)來設(shè)計，其中 gmrait= ω 2Cl*C2*Rm* [1+Cp (C1+C2)/C1*C2)]，其中Cl、C2為晶體振蕩器輸入輸出端的負(fù)載電 容，Rm為石英振蕩晶體XI的動態(tài)電阻（motional resistance), Cp為石英振蕩晶體XI的 靜態(tài)電容（Static Capacitance), ω為石英振蕩晶體XI的諧振頻率。具體電路一般采用 該最小跨導(dǎo)的至少五倍作為最佳跨導(dǎo)（gnv彡5gmc;Ht)，以保證在各種制程下有較好的啟動 速度。目前，為了盡量提高gm值，組成反相放大器INV的M0S管尺寸往往比較大，由此才能 保證晶振穩(wěn)定工作。但是，采用大尺寸的M0S管設(shè)計，往往會導(dǎo)致占用較大的版圖面積，并 且在晶體進(jìn)入穩(wěn)態(tài)工作以后，還會造成較大的電路功耗浪費。


【發(fā)明內(nèi)容】

[0004] 針對上述問題，本發(fā)明的目的是提供一種結(jié)構(gòu)簡單、可減小啟動時間、用于低電壓 低功耗的低頻晶體振蕩器的跨導(dǎo)增強(qiáng)電路單元及具有該跨導(dǎo)增強(qiáng)電路單元的晶體振蕩器 電路。
[0005] -種跨導(dǎo)增強(qiáng)電路單元，其包括第一 NM0S管、第二NM0S管、第三NM0S管、第四 NM0S管、第五NM0S管、第一 PM0S管、第二PM0S管、第三PM0S管、第四PM0S管、第五PM0S管 及電阻；所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四NM0S管及所述第 五NM0S管的源極和襯底均接地；所述第一 PM0S管、所述第二PM0S管、所述第三PM0S管、所 述第四PM0S管及所述第五PM0S管的源極和襯底均接電源；所述第一 NM0S管的柵極和所述 第一 PM0S管的柵極相連構(gòu)成所述跨導(dǎo)增強(qiáng)電路單元的輸入端，漏極和所述第二NM0S管的 漏極相連；所述第二NM0S管的柵極和漏極相連且連接于所述第三NM0S管的柵極，并通過 所述電阻連接于所述第二PM0S管的漏極；所述第三NM0S管的漏極和所述第四PM0S管的 漏極相連；所述第四NM0S管的柵極和漏極相連且連接于所述第五NM0S管的柵極及所述第 三PM0S管的漏極；所述第五NM0S管的漏極和所述第五PM0S管的漏極相連構(gòu)成所述跨導(dǎo)增 強(qiáng)電路單元的輸出端；所述第一 PMOS管的漏極連接于所述第二PMOS管的漏極；所述第二 PM0S管的柵極和漏極相連，且連接于所述第三PM0S管的柵極；所述第四PM0S管的柵極和 漏極相連，且連接于所述第五PMOS管的柵極。
[0006] 本發(fā)明另外提供一種晶體振蕩器電路，其包括上述跨導(dǎo)增強(qiáng)電路單元、偏置電流 單元、反相放大器單元、電流感應(yīng)單元、輸出放大單元及反饋檢測單元；所述偏置電流單元 和所述反相放大器單元相連；所述跨導(dǎo)增強(qiáng)電路單元和所述反相放大器單元、所述電流感 應(yīng)單元、所述輸出放大單元及所述反饋檢測單元均分別連接；所述輸出放大單元和所述反 饋檢測單元相連。
[0007] 本發(fā)明一較佳實施方式中，所述偏置電流單元包括第六PM0S管，所述反相放大器 單元包括第六NM0S管，所述電流感應(yīng)單元包括第七NM0S管和第七PM0S管；所述第六PM0S 管的源極和襯底連接于所述第七PMOS管的源極和襯底，且連接于所述第一 PMOS管、所述第 二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S管的襯底，且均接電源； 所述第六NM0S管的源極和襯底連接于所述第七NM0S管的源極和襯底，且接地；所述第六 PM0S管的柵極和所述第七PM0S管的柵極相連，漏極連接于所述第六NM0S管的漏極；所述 第七PM0S管的漏極連接于所述輸入端及所述第七NM0S管的漏極；所述第六NM0S管的柵極 和所述第七NM0S管的柵極相連，并接所述晶體振蕩器電路的輸入信號。
[0008] 本發(fā)明一較佳實施方式中，所述晶體振蕩器電路進(jìn)一步包括第八NM0S管和第八 PM0S管；所述第八NM0S管的源極和襯底均接地，漏極接所述第一 NM0S管、所述第二NM0S 管、所述第三NM0S管、所述第四NM0S管及所述第五NM0S管的源極，柵極接反饋控制信號， 所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四NM0S管及所述第五NM0S 管的襯底均接地；所述第八PM0S管的源極和襯底均連接于電源，漏極接所述第一 PM0S管、 所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S管的源極，柵極接 反饋控制信號，所述第一 PM0S管、所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及 所述第五PM0S管的襯底均連接于電源。
[0009] 本發(fā)明一較佳實施方式中，所述輸出放大單元包括CMOS反相器。
[0010] 本發(fā)明一較佳實施方式中，所述反饋檢測單元檢測所述輸出放大單元的輸出信號 的幅度，并輸出所述反饋控制信號。
[0011] 相較于現(xiàn)有技術(shù)，本發(fā)明提供的具有所述跨導(dǎo)增強(qiáng)電路單元10的晶體振蕩器電 路100能夠在上電起始階段，利用所述跨導(dǎo)增強(qiáng)電路單元10實現(xiàn)較大的跨導(dǎo)，達(dá)到較大的 增益，加速晶體的啟動；而且上電以后可以通過關(guān)閉所述跨導(dǎo)增強(qiáng)電路單元10,來實現(xiàn)降 低功耗。此外，所述晶體振蕩器電路100無采用大尺寸的M0S管設(shè)計，避免占用占用較大的 版圖面積。
[0012] 上述說明僅是本發(fā)明技術(shù)方案的概述，為了能夠更清楚了解本發(fā)明的技術(shù)手段， 而可依照說明書的內(nèi)容予以實施，并且為了讓本發(fā)明的上述和其它目的、特征和優(yōu)點能夠 更明顯易懂，以下特舉實施例，并配合附圖，詳細(xì)說明如下。

【專利附圖】

【附圖說明】
[0013] 圖1為現(xiàn)有晶體蕩器電路結(jié)構(gòu)的不意圖。
[0014] 圖2為本發(fā)明一實施例提供的晶體振蕩器電路的結(jié)構(gòu)簡圖。
[0015] 圖3為圖2所示晶體振蕩器電路中跨導(dǎo)增強(qiáng)電路單元的電路圖。
[0016] 圖4為圖2所不晶體振蕩器電路的電路圖。

【具體實施方式】
[0017] 下面結(jié)合附圖及具體實施例對本發(fā)明作進(jìn)一步詳細(xì)的說明。
[0018] 請參閱圖2,本發(fā)明一實施例提供一種晶體振蕩器電路100,其包括跨導(dǎo)增強(qiáng)電路 單元10、偏置電流單元20、反相放大器單元30、電流感應(yīng)單元40、輸出放大單元50及反饋 檢測單元60。所述跨導(dǎo)增強(qiáng)電路單元10和所述反相放大器單元30、所述電流感應(yīng)單元40、 所述輸出放大單元50及所述反饋檢測單元60均分別連接；所述偏置電流單元20和所述反 相放大器單元30相連；所述輸出放大單元50和所述反饋檢測單元60相連。
[0019] 請一并參閱圖3,所述跨導(dǎo)增強(qiáng)電路單元10包括第一 NM0S管N1、第二NM0S管N2、 第三NM0S管N3、第四NM0S管N4、第五NM0S管N5、第一 PM0S管P1、第二PM0S管P2、第三 PM0S管P3、第四PM0S管P4、第五PM0S管P5及電阻Rm。所述第一 NM0S管N1、所述第二NM0S 管N2、所述第三NM0S管N3、所述第四NM0S管N4及所述第五NM0S管N5的源極和襯底均接 地，即所述第一 NM0S管N1、所述第二NM0S管N2、所述第三NM0S管N3、所述第四NM0S管N4 及所述第五NM0S管N5的源極和襯底均相對處于低電勢。所述第一 PM0S管P1、所述第二 PM0S管P2、所述第三PM0S管P3、所述第四PM0S管P4及所述第五PM0S管P5的源極和襯底 均接電源VDD，即所述第一 PM0S管P1、所述第二PM0S管P2、所述第三PM0S管P3、所述第四 PM0S管P4及所述第五PM0S管P5的源極和襯底均相對處于高電勢。所述第一 NM0S管N1 的柵極和所述第一 PM0S管P1的柵極相連構(gòu)成所述跨導(dǎo)增強(qiáng)電路單元10的輸入端VIN，漏 極和所述第二NM0S管N2的漏極相連。所述第二NM0S管N2的柵極和漏極相連且連接于所 述第三NM0S管N3的柵極，并通過所述電阻Rm連接于所述第二PM0S管P2的漏極。所述第 三NM0S管N3的漏極和所述第四PM0S管P4的漏極相連。所述第四NM0S管Μ的柵極和漏 極相連且連接于所述第五NM0S管Ν5的柵極及所述第三PM0S管Ρ3的漏極。所述第五NM0S 管Ν5的漏極和所述第五PM0S管Ρ5的漏極相連構(gòu)成所述跨導(dǎo)增強(qiáng)電路單元10的輸出端 V0。所述第一 PM0S管Ρ1的漏極連接于所述第二PM0S管Ρ2的漏極。所述第二PM0S管Ρ2 的柵極和漏極相連，且連接于所述第三PM0S管Ρ3的柵極。所述第四PM0S管Ρ4的柵極和 漏極相連，且連接于所述第五PM0S管Ρ5的柵極。
[0020] 請參閱圖4,所述偏置電流單元20包括第六PM0S管Ρ6 ;所述反相放大器單元30 包括第六NM0S管Ν6 ;所述電流感應(yīng)單元40包括第七NM0S管Ν7和第七PM0S管Ρ7。
[0021] 所述第六PM0S管Ρ6的源極和襯底連接于所述第七PM0S管Ρ7的源極和襯底，且 連接于所述第一 PM0S管Ρ1、所述第二PM0S管Ρ2、所述第三PM0S管Ρ3、所述第四PM0S管 Ρ4及所述第五PM0S管Ρ5的襯底，且均接電源，即所述第六PM0S管Ρ6的源極和襯底及所 述第七PM0S管Ρ7的源極和襯底均連接所述電源VDD，相對處于高電勢。所述第六NM0S管 Ν6的源極和襯底連接于所述第七NM0S管Ν7的源極和襯底，且接地，即所述第六NM0S管Ν6 的源極和襯底及所述第七NM0S管Ν7的源極和襯底均連接于所述第一 NM0S管Ν1、所述第二 NM0S管Ν2、所述第三NM0S管Ν3、所述第四NM0S管Ν4及所述第五NM0S管Ν5的襯底，并接 地，相對處于低電勢。所述第六PM0S管Ρ6的柵極和所述第七PM0S管Ρ7的柵極相連，漏極 連接于所述第六NM0S管Ν6的漏極。所述第七PM0S管Ρ7的漏極連接于所述跨導(dǎo)增強(qiáng)電路 單元10的輸入端VIN及所述第七NMOS管N7的漏極，即所述第七NMOS管N7的漏極也連接 于所述跨導(dǎo)增強(qiáng)電路單元10的輸入端VIN。所述第六NM0S管N6的柵極和所述第七NM0S 管N7的柵極相連，并接所述晶體振蕩器電路100的輸入信號XI，即感應(yīng)晶振信號XI。
[0022] 進(jìn)一步地，所述晶體振蕩器電路100包括第八NM0S管N8和第八PM0S管P8。所 述第八NM0S管N8的源極和襯底均接地，即處于相對低電勢，柵極接反饋控制信號EN，漏極 接所述第一 NM0S管N1、所述第二NM0S管N2、所述第三NM0S管N3、所述第四NM0S管N4及 所述第五NM0S管N5的源極；所述第一 NM0S管N1、所述第二NM0S管N2、所述第三NM0S管 N3、所述第四NM0S管Μ及所述第五NM0S管N5的襯底均接地，即均處于相對低電勢。所述 第八PM0S管Ρ8的源極和襯底均連接于電源VDD，即相對處于高電勢，柵極接反饋控制信號 ΕΝΒ，漏極接所述第一 PM0S管Ρ1、所述第二PM0S管Ρ2、所述第三PM0S管Ρ3、所述第四PM0S 管Ρ4及所述第五PM0S管Ρ5的源極；所述第一 PM0S管Ρ1、所述第二PM0S管Ρ2、所述第三 PM0S管Ρ3、所述第四PM0S管Ρ4及所述第五PM0S管Ρ5的襯底均連接于電源VDD，即均處于 相對高電勢。
[0023] 本實施例中，所述輸出放大單元50包括CMOS反相器（圖未示)，所述反饋檢測單元 60檢測所述輸出放大單元50的輸出信號的幅度，并輸出所述反饋控制信號EN/ENB。
[0024] 可以理解的是，所述晶體振蕩器電路100中，所述第五NM0S管N5的漏極和所述第 五PM0S管P5的漏極相連處，以及所述第六PM0S管P6的漏極和所述第六NM0S管N6的漏 極相連處，均構(gòu)成輸出節(jié)點X0。
[0025] 利用具有所述跨導(dǎo)增強(qiáng)電路單元10的晶體振蕩器電路100,在電源VDD上電后， 啟動電路給所述偏置電流單元20提供電流，所述反相放大單元30在所述電流感應(yīng)單元40 和所述跨導(dǎo)增強(qiáng)電路單元10的作用下加速啟動速度，當(dāng)電路穩(wěn)定后通過反饋控制信號EN/ ENB來關(guān)閉所述跨導(dǎo)增強(qiáng)電路單元10,由此，可使晶體振蕩器電路100的晶體在啟動以后功 耗大大降低。
[0026] 相較于現(xiàn)有技術(shù)，具有所述跨導(dǎo)增強(qiáng)電路單元10的晶體振蕩器電路100能夠在上 電起始階段，利用所述跨導(dǎo)增強(qiáng)電路單元10實現(xiàn)較大的跨導(dǎo)，達(dá)到較大的增益，加速晶體 的啟動；而且上電以后可以通過關(guān)閉所述跨導(dǎo)增強(qiáng)電路單元10,來實現(xiàn)降低功耗。此外，所 述晶體振蕩器電路100無采用大尺寸的M0S管設(shè)計，避免占用占用較大的版圖面積。
[0027] 以上所述，僅是本發(fā)明的實施例而已，并非對本發(fā)明作任何形式上的限制，雖然本 發(fā)明已以實施例揭露如上，然而并非用以限定本發(fā)明，任何熟悉本專業(yè)的技術(shù)人員，在不脫 離本發(fā)明技術(shù)方案范圍內(nèi)，當(dāng)可利用上述揭示的技術(shù)內(nèi)容作出些許更動或修飾為等同變化 的等效實施例，但凡是未脫離本發(fā)明技術(shù)方案內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例 所作的任何簡單修改、等同變化與修飾，均仍屬于本發(fā)明技術(shù)方案的范圍內(nèi)。
【權(quán)利要求】
1. 一種跨導(dǎo)增強(qiáng)電路單元，其特征在于，所述跨導(dǎo)增強(qiáng)電路單元包括第一 NMOS管、第 二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管、第一 PM0S管、第二PM0S管、第三PM0S 管、第四PM0S管、第五PM0S管及電阻；所述第一 NM0S管、所述第二NM0S管、所述第三NM0S 管、所述第四NM0S管及所述第五NM0S管的源極和襯底均接地；所述第一 PM0S管、所述第二 PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S管的源極和襯底均接電源； 所述第一 NM0S管的柵極和所述第一 PM0S管的柵極相連構(gòu)成所述跨導(dǎo)增強(qiáng)電路單元的輸入 端，漏極和所述第二NM0S管的漏極相連；所述第二NM0S管的柵極和漏極相連且連接于所述 第三NM0S管的柵極，并通過所述電阻連接于所述第二PM0S管的漏極；所述第三NM0S管的 漏極和所述第四PM0S管的漏極相連；所述第四NM0S管的柵極和漏極相連且連接于所述第 五NM0S管的柵極及所述第三PM0S管的漏極；所述第五NM0S管的漏極和所述第五PM0S管 的漏極相連構(gòu)成所述跨導(dǎo)增強(qiáng)電路單元的輸出端；所述第一 PM0S管的漏極連接于所述第 二PM0S管的漏極；所述第二PM0S管的柵極和漏極相連，且連接于所述第三PM0S管的柵極； 所述第四PM0S管的柵極和漏極相連，且連接于所述第五PM0S管的柵極。
2. -種晶體振蕩器電路，其特征在于，所述晶體振蕩器電路包括如權(quán)利要求1所述的 跨導(dǎo)增強(qiáng)電路單元、偏置電流單元、反相放大器單元、電流感應(yīng)單元、輸出放大單元及反饋 檢測單元；所述偏置電流單元和所述反相放大器單元相連；所述跨導(dǎo)增強(qiáng)電路單元和所述 反相放大器單元、所述電流感應(yīng)單元、所述輸出放大單元及所述反饋檢測單元均分別連接； 所述輸出放大單元和所述反饋檢測單元相連。
3. 如權(quán)利要求2所述的晶體振蕩器電路，其特征在于，所述偏置電流單元包括第六 PM0S管，所述反相放大器單元包括第六NM0S管，所述電流感應(yīng)單元包括第七NM0S管和第七 PM0S管；所述第六PM0S管的源極和襯底連接于所述第七PM0S管的源極和襯底，且連接于 所述第一 PM0S管、所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五PM0S 管的襯底，且均接電源；所述第六NM0S管的源極和襯底連接于所述第七NM0S管的源極和襯 底，且接地；所述第六PM0S管的柵極和所述第七PM0S管的柵極相連，漏極連接于所述第六 NM0S管的漏極；所述第七PM0S管的漏極連接于所述輸入端及所述第七NM0S管的漏極；所 述第六NM0S管的柵極和所述第七NM0S管的柵極相連，并接所述晶體振蕩器電路的輸入信 號。
4. 如權(quán)利要求2所述的晶體振蕩器電路，其特征在于，所述晶體振蕩器電路進(jìn)一步包 括第八NM0S管和第八PM0S管；所述第八NM0S管的源極和襯底均接地，漏極接所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四NM0S管及所述第五NM0S管的源 極，柵極接反饋控制信號，所述第一 NM0S管、所述第二NM0S管、所述第三NM0S管、所述第四 NM0S管及所述第五NM0S管的襯底均接地；所述第八PM0S管的源極和襯底均連接于電源， 漏極接所述第一PM0S管、所述第二PM0S管、所述第三PM0S管、所述第四PM0S管及所述第五 PM0S管的源極，柵極接反饋控制信號，所述第一 PM0S管、所述第二PM0S管、所述第三PM0S 管、所述第四PM0S管及所述第五PM0S管的襯底均連接于電源。
5. 如權(quán)利要求2所述的晶體振蕩器電路，其特征在于，所述輸出放大單元包括CMOS反 相器。
6. 如權(quán)利要求4所述的晶體振蕩器電路，其特征在于，所述反饋檢測單元檢測所述輸 出放大單元的輸出信號的幅度，并輸出所述反饋控制信號。
【文檔編號】H03B5/00GK104104331SQ201310130628
【公開日】2014年10月15日 申請日期:2013年4月15日 優(yōu)先權(quán)日:2013年4月15日
【發(fā)明者】盛亮亮, 張金勇, 黃實, 蔡錦和, 王磊 申請人:深圳先進(jìn)技術(shù)研究院