多模分頻器的制造方法
【專利摘要】本發(fā)明提供一種多模分頻器，包含一個或與非門、一個第一D型觸發(fā)器、一個與非門及一個第二D型觸發(fā)器。該或與非門具有一個第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端。該或與非門的所述端上的信號間的關(guān)系如下所示：<img file="DDA00002591687900011.TIF" wi="516" he="74" />其中，SIN1是該或與非門的第一輸入端上的信號，SIN2是該或與非門的第二輸入端上的信號，SIN3是該或與非門的第三輸入端上的信號，SOUT是該或與非門的輸出端上的信號。本發(fā)明多模分頻器可以節(jié)省面積。
【專利說明】多模分頻器
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種分頻器(frequency divider),特別是涉及一種多模分頻器(mult1-modulus frequency divider)。
【背景技術(shù)】
[0002]參閱圖1與圖2，一種現(xiàn)有的分頻數(shù)為二、三或四的多模分頻器包含一個分頻數(shù)為二或三的多模分頻器1、一個分頻數(shù)為四的分頻器2，及一個控制電路(圖未示)。在所需的分頻數(shù)為二或三時，通過控制電路從多模分頻器I得到所需的分頻信號，在所需的分頻數(shù)為四時，通過控制電路從分頻器2得到所需的分頻信號。
[0003]多模分頻器I包括一個第一與非門(NAND gate) 11、一個第一 D型觸發(fā)器(Dflip-flop) 12、一個第二與非門13及一個第二 D型觸發(fā)器14。當控制信號在邏輯低電平時，多模分頻器I的分頻數(shù)為二，此時，所需的分頻信號可以由第一 D型觸發(fā)器12的資料輸出端(Q)及互補資料輸出端(Q )的其中一者提供，且其頻率為時鐘信號的頻率的二分之一。當控制信號在邏輯高電平時，多模分頻器I的分頻數(shù)為三，此時，所需的分頻信號可以由第一 D型觸發(fā)器12的資料輸出端(Q)、第一 D型觸發(fā)器12的互補資料輸出端(Q )、第二D型觸發(fā)器14的資料輸出端(Q)及第二 D型觸發(fā)器14的互補資料輸出端(Q )的其中一者提供，且其頻率為時鐘信號的頻率的三分之一。
[0004]分頻器2包括一個第三D型觸發(fā)器(D flip-flop)21及一個第四D型觸發(fā)器22。所需的分頻信號可以由第四D型觸發(fā)器22的資料輸出端(Q)及互補資料輸出端(Q )的其中一者提供，且其頻率為時鐘信號的頻率的四分之一。
[0005]D型觸發(fā)器12、14、21、22中的每一者有多種可能的實施方式，其中一種是串接兩個D型鎖存器(D latch)。當D型觸發(fā)器12、14中的每一者以兩個串接的D型鎖存器來實現(xiàn)時，D型觸發(fā)器12的第一個D型鎖存器可以與第一與非門11合并且一起被簡化，D型觸發(fā)器14的第一個D型鎖存器可以與第二與非門13合并且一起被簡化，從而圖1所示的多模分頻器I變形為圖3所示的多模分頻器I’。
[0006]參閱圖3，多模分頻器I’包括一個第一鎖存單元16、一個第二鎖存單元17、一個第三鎖存單元18及一個第四鎖存單元19。當時鐘信號及互補時鐘信號的頻率較高時，鎖存單元16?19中的每一者可以改用操作速度較快的電流模式邏輯(current mode logic,CML)架構(gòu)，從而圖3所示的多模分頻器I’變形為圖4所示的多模分頻器I”。
[0007]參閱圖4，多模分頻器I”包括一個第一鎖存單元16’、一個第二鎖存單元17’、一個第三鎖存單元18’及一個第四鎖存單元19’。鎖存單元16’、18’中的每一者的電路如圖5所示。鎖存單元17’、18’中的每一者的電路如圖6所示。
[0008]然而，現(xiàn)有的分頻數(shù)為二、三或四的多模分頻器有面積較大的缺點。

【發(fā)明內(nèi)容】
[0009]本發(fā)明的目的在于提供一種可以改善【背景技術(shù)】缺點的多模分頻器。
[0010]根據(jù)本發(fā)明的一個方面，本發(fā)明多模分頻器包含:一個或與非門，具有一個適用于接收一個第一控制信號的第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端，該或與非門的所述端上的信號間的關(guān)系如下所示-.Som ^[Sini+SIN2).Sin3 5其中，Slni是該或
與非門的第一輸入端上的信號，Sin2是該或與非門的第二輸入端上的信號，Sin3是該或與非門的第三輸入端上的信號，Sott是該或與非門的輸出端上的信號；一個第一 D型觸發(fā)器，具有一個適用于接收一個時鐘信號的時鐘輸入端、一個電連接到該或與非門的輸出端的資料輸入端、一個電連接到該或與非門的第二輸入端的資料輸出端，及一個互補資料輸出端；一個與非門，具有一個電連接到該第一 D型觸發(fā)器的互補資料輸出端的第一輸入端、一個適用于接收一個第二控制信號的第二輸入端，及一個輸出端；及一個第二 D型觸發(fā)器，具有一個電連接到該第一 D型觸發(fā)器的時鐘輸入端的時鐘輸入端、一個電連接到該與非門的輸出端的資料輸入端，及一個電連接到該或與非門的第三輸入端的資料輸出端。
[0011]根據(jù)本發(fā)明的另一個方面，本發(fā)明多模分頻器包含:一個第一鎖存單元，具有一個適用于接收一個互補時鐘信號的時鐘輸入端、一個適用于接收一個第一控制信號的第一資料輸入端、一個第二資料輸入端、一個第三資料輸入端、一個資料輸出端及一個互補資料輸出端，該第一鎖存單元的所述端上的信號間的關(guān)系如下所示:當該第一鎖存單元的時鐘輸
入端上的信號在一個第一邏輯電平時，& =(Sm + 5^2)-5D3 S- = Sg其中，sD1是該第一
鎖存單元的第一資料輸入端上的信號，Sd2是該第一鎖存單元的第二資料輸入端上的信號，Sd3是該第一鎖存單元的第三資料輸入端上的信號，Sq是該第一鎖存單元的資料輸出端上的信號是該第一鎖存單元的互補資料輸出端上的信號，當該第一鎖存單元的時鐘輸入端上的信號在一個第二邏輯電平時，該第一鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；一個第二鎖存單元，具有一個適用于接收一個時鐘信號的時鐘輸入端、一個電連接到該第一鎖存單元的資 料輸出端的資料輸入端、一個電連接到該第一鎖存單元的第二資料輸入端的資料輸出端，及一個互補資料輸出端，該第二鎖存單元的所述端上的信號間的關(guān)系如下所示:當該第二鎖存單元的時鐘輸入端上的信號在該第一邏輯電平時，Sq = Sd,
*% s其中，Sd是該第二鎖存單元的資料輸入端上的信號，SQ是該第二鎖存單元的資料輸
出端上的信號，％是該第二鎖存單元的互補資料輸出端上的信號，當該第二鎖存單元的時鐘輸入端上的信號在該第二邏輯電平時，該第二鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；一個第三鎖存單元，具有一個電連接到該第一鎖存單元的時鐘輸入端的時鐘輸入端、一個電連接到該第二鎖存單兀的互補資料輸出端的第一資料輸入端、一個適用于接收一個第二控制信號的第二資料輸入端、一個資料輸出端及一個互補資料輸出端，該第三鎖存單元的所述端上的信號間的關(guān)系如下所示:當該第三鎖存單元的時鐘輸入端上
的信號在該第一邏輯電平時,?= 1^Q其中，Sd1是該第三鎖存單兀的第一

5^3
資料輸入端上的信號，Sd2是該第三鎖存單元的第二資料輸入端上的信號，Sq是該第三鎖存單元的資料輸出端上的信號，是該第三鎖存單元的互補資料輸出端上的信號，當該第三鎖存單元的時鐘輸入端上的信號在該第二邏輯電平時，該第三鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；及一個第四鎖存單元，具有一個電連接到該第二鎖存單元的時鐘輸入端的時鐘輸入端、一個電連接到該第三鎖存單元的資料輸出端的資料輸入端，一個電連接到該第一鎖存單兀的第三資料輸入端的資料輸出端,及一個互補資料輸出端，該第四鎖存單元的所述端上的信號間的關(guān)系如下所示:當該第四鎖存單元的時鐘輸入端上
的信號在該第一邏輯電平時，
【權(quán)利要求】
1.一種多模分頻器，其特征在于其包含: 一個或與非門，具有一個適用于接收一個第一控制信號的第一輸入端、一個第二輸入端、一個第三輸入端及一個輸出端，該或與非門的所述端上的信號間的關(guān)系如下所示: S , 二 [Sim O Smi 5其中，Sini是該或與非門的第一輸入端上的信號，Sin2是該或與非門的第二輸入端上的信號，Sin3是該或與非門的第三輸入端上的信號，Sott是該或與非門的輸出端上的信號； 一個第一 D型觸發(fā)器，具有一個適用于接收一個時鐘信號的時鐘輸入端、一個電連接到該或與非門的輸出端的資料輸入端、一個電連接到該或與非門的第二輸入端的資料輸出端，及一個互補資料輸出端； 一個與非門，具有一個電連接到該第一D型觸發(fā)器的互補資料輸出端的第一輸入端、一個適用于接收一個第二控制信號的第二輸入端，及一個輸出端；及 一個第二 D型觸發(fā)器，具有一個電連接到該第一 D型觸發(fā)器的時鐘輸入端的時鐘輸入端、一個電連接到該與非門的輸出端的資料輸入端，及一個電連接到該或與非門的第三輸入端的資料輸出端。
2.一種多模分頻器，其特征在于其包含: 一個第一鎖存單元，具有一個適用于接收一個互補時鐘信號的時鐘輸入端、一個適用于接收一個第一控制信號的第一資料輸入端、一個第二資料輸入端、一個第三資料輸入端、一個資料輸出端及一個互補資料輸出端，該第一鎖存單元的所述端上的信號間的關(guān)系如下所示: 當該第一鎖存單元的時`鐘輸入端上的信號在一個第一邏輯電平時， \其中，Sdi是該第一鎖存單元的第一資料輸入端上的信號，Sd2是該第一鎖存單元的第二資料輸入端上的信號，Sd3是該第一鎖存單元的第三資料輸入端上的信號，Sq是該第一鎖存單元的資料輸出端上的信號,?是該第一鎖存單元的互補資料輸出端上的信號， 當該第一鎖存單元的時鐘輸入端上的信號在一個第二邏輯電平時，該第一鎖存單元的資料輸出端及互補資料輸出端上的信號不改變； 一個第二鎖存單元，具有一個適用于接收一個時鐘信號的時鐘輸入端、一個電連接到該第一鎖存單元的資料輸出端的資料輸入端、一個電連接到該第一鎖存單元的第二資料輸入端的資料輸出端，及一個互補資料輸出端，該第二鎖存單元的所述端上的信號間的關(guān)系如下所示: 當該第二鎖存單元的時鐘輸入端上的信號在該第一邏輯電平時，Sq = SD*% 5其中，Sd是該第二鎖存單元的資料輸入端上的信號，Sq是該第二鎖存單元的資料輸出端上的信號，是該第二鎖存單元的互補資料輸出端上的信號， 當該第二鎖存單元的時鐘輸入端上的信號在該第二邏輯電平時，該第二鎖存單元的資料輸出端及互補資料輸出端上的信號不改變； 一個第三鎖存單元，具有一個電連接到該第一鎖存單元的時鐘輸入端的時鐘輸入端、一個電連接到該第二鎖存單元的互補資料輸出端的第一資料輸入端、一個適用于接收一個第二控制信號的第二資料輸入端、一個資料輸出端及一個互補資料輸出端，該第三鎖存單元的所述端上的信號間的關(guān)系如下所示: 當該第三鎖存單元的時鐘輸入端上的信號在該第一邏輯電平時， Sq =Sm-Sm，^ = ?，其中，Sdi是該第三鎖存單元的第一資料輸入端上的信號，Sd2是該第三鎖存單元的第二資料輸 入端上的信號，Sq是該第三鎖存單元的資料輸出端上的信號，是該第三鎖存單元的互補資料輸出端上的信號， 當該第三鎖存單元的時鐘輸入端上的信號在該第二邏輯電平時，該第三鎖存單元的資料輸出端及互補資料輸出端上的信號不改變；及 一個第四鎖存單元，具有一個電連接到該第二鎖存單元的時鐘輸入端的時鐘輸入端、一個電連接到該第三鎖存單元的資料輸出端的資料輸入端，一個電連接到該第一鎖存單元的第三資料輸入端的資料輸出端，及一個互補資料輸出端，該第四鎖存單元的所述端上的信號間的關(guān)系如下所示: 當該第四鎖存單元的時鐘輸入端上的信號在該第一邏輯電平時，Sq = SD% ，其中，Sd是該第四鎖存單元的資料輸入端上的信號，Sq是該第四鎖存單元的資料輸出端上的信號t是該第四鎖存單元的互補資料輸出端上的信號， 當該第四鎖存單元的時鐘輸入端上的信號在該第二邏輯電平時，該第四鎖存單元的資料輸出端及互補資料輸出端上的信號不改變。
3.如權(quán)利要求2所述的多模分頻器，其特征在于:該第一鎖存單元還具有一個電連接到該第二鎖存單元的時鐘輸入端的互補時鐘輸入端、一個適用于接收一個第一互補控制信號的第一互補資料輸入端、一個電連接到該第二鎖存單元的互補資料輸出端的第二互補資料輸入端，及一個電連接到該第四鎖存單元的互補資料輸出端的第三互補資料輸入端。
4.如權(quán)利要求3所述的多模分頻器，其特征在于該第一鎖存單元包括: 一個第一電阻，具有一個作為該第一鎖存單元的資料輸出端的連接端； 一個第二電阻，具有一個作為該第一鎖存單元的互補資料輸出端的連接端； 一個電流源，具有一個連接端； 一個第一晶體管，具有一個第一端、一個電連接到該電流源的連接端的第二端，及一個作為該第一鎖存單元的時鐘輸入端的控制端； 一個第二晶體管，具有一個第一端、一個電連接到該電流源的連接端的第二端，及一個作為該第一鎖存單元的互補時鐘輸入端的控制端； 串聯(lián)的一個第三晶體管及一個第四晶體管，電連接在該第二電阻的連接端及該第一晶體管的第一端間，該第三晶體管具有一個作為該第一鎖存單元的第一互補資料輸入端的控制端，該第四晶體管具有一個作為該第一鎖存單元的第二互補資料輸入端的控制端； 一個第五晶體管，具有一個電連接到該第一電阻的連接端的第一端、一個第二端，及一個作為該第一鎖存單元的第三資料輸入端的控制端； 一個第六晶體管，具有一個電連接到該第二電阻的連接端的第一端、一個電連接到該第五晶體管的第二端的第二端，及一個作為該第一鎖存單元的第三互補資料輸入端的控制端； 并聯(lián)的一個第七晶體管及一個第八晶體管，電連接在該第五晶體管的第二端及該第一晶體管的第一端間，該第七晶體管具有一個作為該第一鎖存單元的第二資料輸入端的控制端，該第八晶體管具有一個作為該第一鎖存單元的第一資料輸入端的控制端； 一個第九晶體管，具有一個電連接到該第一電阻的連接端的第一端、一個電連接到該第二晶體管的第一端的第二端，及一個電連接到該第二電阻的連接端的控制端；及 一個第十晶體管，具有一個電連接到該第二電阻的連接端的第一端、一個電連接到該第二晶體管的第一端的第二 端，及一個電連接到該第一電阻的連接端的控制端。
【文檔編號】H03L7/18GK103731142SQ201210545674
【公開日】2014年4月16日 申請日期:2012年12月14日 優(yōu)先權(quán)日:2012年10月15日
【發(fā)明者】陳瑞斌 申請人:成一電子股份有限公司