低壓差分信號(hào)lvds結(jié)構(gòu)電路的制作方法
【專利摘要】本發(fā)明提出一種低壓差分信號(hào)LVDS結(jié)構(gòu)電路，包括：LVDS模塊；第一電流鏡模塊和第二電流鏡模塊；采樣模塊，用于采樣LVDS模塊輸出的共模電平；反饋控制網(wǎng)絡(luò)模塊，用于根據(jù)采樣的共模電平分別生成第一反饋信號(hào)和第二反饋信號(hào)并分別發(fā)送至第一電流鏡模塊和第二電流鏡模塊，并對(duì)第一電流鏡模塊和第二電流鏡模塊的輸出電流進(jìn)行調(diào)整，其中，當(dāng)共模電平大于第一預(yù)設(shè)值時(shí)，減小第一電流鏡模塊的輸出電流并增加第二電流鏡模塊的輸出電流，當(dāng)共模電平小于第二預(yù)設(shè)值時(shí)，增加第一電流鏡模塊的輸出電流并減小第二電流鏡模塊的輸出電流，第一預(yù)設(shè)值大于第二預(yù)設(shè)值。該LVDS結(jié)構(gòu)電路滿足了高速狀態(tài)下的正常工作，以及較大范圍內(nèi)PVT的適應(yīng)能力。
【專利說明】低壓差分信號(hào)LVDS結(jié)構(gòu)電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，特別涉及一種低壓差分信號(hào)LVDS結(jié)構(gòu)電路。
【背景技術(shù)】
[0002]CMOS (Complementary Metal Oxide Semiconductor,互補(bǔ)金屬氧化物半導(dǎo)體)集成電路的迅速發(fā)展使得傳輸數(shù)據(jù)不斷增大，傳輸速度不斷增快。過去的高速數(shù)據(jù)通常用并口傳輸，但是這消耗了更多的面積和功耗。LVDS (Low Voltage Differential Signal,低壓差分信號(hào))標(biāo)準(zhǔn)的提出提供了快速低耗的數(shù)據(jù)傳輸方式，LVDS的設(shè)計(jì)涉及的領(lǐng)域是低壓差差分輸出應(yīng)用于高速領(lǐng)域。
[0003]其中，圖1為L(zhǎng)VDS的基本結(jié)構(gòu)示意圖，圖中開關(guān)101，104和102，103交替打開，OUtp和OUtn交替輸出低壓差高低電平,實(shí)現(xiàn)數(shù)據(jù)傳輸。
[0004]LVDS的基本結(jié)構(gòu)通過電路實(shí)現(xiàn)時(shí)，電流源由普通電流鏡提供，整個(gè)信號(hào)通路上加上相應(yīng)電阻，用以滿足所需的輸出低壓差電平。如圖2所示，開關(guān)201，202，203，204與圖1中的開關(guān)順序相同，Rl’ =R2，，R3，=R4，。通過設(shè)計(jì)Rl’，R2’，R3’，R4’的阻值達(dá)到需要的輸出電平要求。
[0005]現(xiàn)有技術(shù)的缺點(diǎn)是，一方面，由于工作速度快，通用的共模反饋有時(shí)無法達(dá)到所要求的速度，造成了 LVDS輸出的共模電平偏離了相應(yīng)的要求范圍，無法正確傳輸數(shù)據(jù)。另一方面，由于LVDS的輸出壓差較小，例如MIPKMobile Industry ProcessorInterface,移動(dòng)產(chǎn)業(yè)處理器接口)協(xié)議中為200毫伏,其中典型值高電平為300毫伏,低電平為100毫伏)，在這樣的低壓差條件下，LVDS往往無法適應(yīng)工藝PVT (Process, Voltage,Temperature)的改變，導(dǎo)致輸出的數(shù)據(jù)出現(xiàn)誤差。

【發(fā)明內(nèi)容】

[0006]本發(fā)明的目的旨在至少解決上述的技術(shù)缺陷之一。
[0007]為此，本發(fā)明的目的在于提出一種低壓差分信號(hào)LVDS結(jié)構(gòu)電路，滿足了高速狀態(tài)下的正常工作，以及較大范圍內(nèi)PVT的適應(yīng)能力。
[0008]為達(dá)到上述目的，本發(fā)明的實(shí)施例提出了一種低壓差分信號(hào)LVDS結(jié)構(gòu)電路，包括:LVDS模塊，所述LVDS模塊具有第一輸出端和第二輸出端；第一電流鏡模塊和第二電流鏡模塊，其中，所述第一電流鏡模塊連接在所述LVDS模塊和電源之間，所述第二電流鏡模塊連接在所述LVDS模塊和地之間，且所述第一電流鏡模塊和第二電流鏡模塊的輸出電流可調(diào)；采樣模塊，用于采樣所述第一輸出端和第二輸出端之間的共模電平；以及反饋控制網(wǎng)絡(luò)模塊，用于根據(jù)采樣的所述共模電平分別生成第一反饋信號(hào)和第二反饋信號(hào)并分別發(fā)送至所述第一電流鏡模塊和第二電流鏡模塊，并對(duì)所述第一電流鏡模塊和第二電流鏡模塊的輸出電流進(jìn)行調(diào)整，其中，當(dāng)所述共模電平大于第一預(yù)設(shè)值時(shí)，減小所述第一電流鏡模塊的輸出電流并增加所述第二電流鏡模塊的輸出電流，當(dāng)所述共模電平小于第二預(yù)設(shè)值時(shí)，增加所述第一電流鏡模塊的輸出電流并減小所述第二電流鏡模塊的輸出電流，所述第一預(yù)設(shè)值大于所述第二預(yù)設(shè)值。
[0009]根據(jù)本發(fā)明實(shí)施例的LVDS結(jié)構(gòu)電路，能夠滿足共模反饋所要求的速度，共模電平不會(huì)偏離相應(yīng)的要求范圍，從而能夠正確傳輸數(shù)據(jù)，并且減少傳輸數(shù)據(jù)時(shí)出現(xiàn)的誤差。因此，本發(fā)明實(shí)施例提出的LVDS結(jié)構(gòu)電路滿足了高速狀態(tài)下的正常工作，以及較大范圍內(nèi)PVT的適應(yīng)能力。
[0010]本發(fā)明附加的方面和優(yōu)點(diǎn)將在下面的描述中部分給出，部分將從下面的描述中變得明顯，或通過本發(fā)明的實(shí)踐了解到。
【專利附圖】

【附圖說明】
[0011]本發(fā)明上述的和/或附加的方面和優(yōu)點(diǎn)從下面結(jié)合附圖對(duì)實(shí)施例的描述中將變得明顯和容易理解，其中:
[0012]圖1為現(xiàn)有的一種LVDS的基本結(jié)構(gòu)不意圖；
[0013]圖2為現(xiàn)有的另一種LVDS的基本結(jié)構(gòu)不意圖；
[0014]圖3為根據(jù)本發(fā)明實(shí)施例的低壓差分信號(hào)LVDS結(jié)構(gòu)電路的原理圖；
[0015]圖4為根據(jù)本發(fā)明一個(gè)實(shí)施例的低壓差分信號(hào)LVDS結(jié)構(gòu)電路的原理圖；以及
[0016]圖5為適合于本發(fā)明實(shí)施例低壓差分信號(hào)LVDS結(jié)構(gòu)電路的運(yùn)放原理圖。
【具體實(shí)施方式】
[0017]下面詳細(xì)描述本發(fā)明的實(shí)施例，所述實(shí)施例的示例在附圖中示出，其中自始至終相同或類似的標(biāo)號(hào)表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實(shí)施例是示例性的，僅用于解釋本發(fā)明，而不能解釋為對(duì)本發(fā)明的限制。
[0018]下文的公開提供了許多不同的實(shí)施例或例子用來實(shí)現(xiàn)本發(fā)明的不同結(jié)構(gòu)。為了簡(jiǎn)化本發(fā)明的公開，下文中對(duì)特定例子的部件和設(shè)置進(jìn)行描述。當(dāng)然，它們僅僅為示例，并且目的不在于限制本發(fā)明。此外，本發(fā)明可以在不同例子中重復(fù)參考數(shù)字和/或字母。這種重復(fù)是為了簡(jiǎn)化和清楚的目的，其本身不指示所討論各種實(shí)施例和/或設(shè)置之間的關(guān)系。此夕卜，本發(fā)明提供了的各種特定的工藝和材料的例子，但是本領(lǐng)域普通技術(shù)人員可以意識(shí)到其他工藝的可應(yīng)用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的結(jié)構(gòu)可以包括第一和第二特征形成為直接接觸的實(shí)施例，也可以包括另外的特征形成在第一和第二特征之間的實(shí)施例，這樣第一和第二特征可能不是直接接觸。
[0019]在本發(fā)明的描述中，需要說明的是，除非另有規(guī)定和限定，術(shù)語(yǔ)“安裝”、“相連”、“連接”應(yīng)做廣義理解，例如，可以是機(jī)械連接或電連接，也可以是兩個(gè)元件內(nèi)部的連通，可以是直接相連，也可以通過中間媒介間接相連，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以根據(jù)具體情況理解上述術(shù)語(yǔ)的具體含義。
[0020]參照下面的描述和附圖，將清楚本發(fā)明的實(shí)施例的這些和其他方面。在這些描述和附圖中，具體公開了本發(fā)明的實(shí)施例中的一些特定實(shí)施方式，來表示實(shí)施本發(fā)明的實(shí)施例的原理的一些方式，但是應(yīng)當(dāng)理解，本發(fā)明的實(shí)施例的范圍不受此限制。相反，本發(fā)明的實(shí)施例包括落入所附加權(quán)利要求書的精神和內(nèi)涵范圍內(nèi)的所有變化、修改和等同物。
[0021]下面參照附圖來描述根據(jù)本發(fā)明實(shí)施例提出的低壓差分信號(hào)LVDS結(jié)構(gòu)電路。
[0022]如圖3所示，該LVDS結(jié)構(gòu)電路包括LVDS模塊301、第一電流鏡模塊302、第二電流鏡模塊303、采樣模塊304和反饋控制網(wǎng)絡(luò)模塊305。
[0023]其中，LVDS模塊301具有第一輸出端I (outn)和第二輸出端2 (outp)。第一電流鏡模塊302連接在LVDS模塊301和電源VDD之間，第二電流鏡模塊303連接在LVDS模塊301和地VSS之間，并且第一電流鏡模塊302和第二電流鏡模塊303的輸出電流可調(diào)。采樣模塊304用于采樣第一輸出端I和第二輸出端2之間的共模電平VCM。反饋控制網(wǎng)絡(luò)模塊305具有兩路反饋網(wǎng)絡(luò)，用于根據(jù)采樣的共模電平VCM分別生成第一反饋信號(hào)和第二反饋信號(hào)并分別發(fā)送至第一電流鏡模塊302和第二電流鏡模塊303，并對(duì)第一電流鏡模塊302和第二電流鏡模塊303的輸出電流進(jìn)行調(diào)整。進(jìn)一步地，當(dāng)共模電平VCM大于第一預(yù)設(shè)值時(shí)，減小第一電流鏡模塊302的輸出電流并增加第二電流鏡模塊303的輸出電流，當(dāng)共模電平VCM小于第二預(yù)設(shè)值時(shí)，增加第一電流鏡模塊302的輸出電流并減小第二電流鏡模塊303的輸出電流，其中，第一預(yù)設(shè)值大于第二預(yù)設(shè)值。
[0024]進(jìn)一步地，如圖3所示，采樣模塊304包括第一采樣電阻Rl、第二采樣電阻R2和第三輸出端3。其中，第一米樣電阻Rl和第二米樣電阻R2串聯(lián)在第一輸出端I和第二輸出端2之間，第三輸出端3連接在第一采樣電阻Rl和第二采樣電阻R2之間，并且第三輸出端用于輸出共模電平VCM。
[0025]在本發(fā)明實(shí)施例中，如圖3所示，反饋控制網(wǎng)絡(luò)模塊305進(jìn)一步包括第一恒流源306、第一電流支路307、第二電流支路308、第四輸出端4 (VFB)和第五輸出端5。其中，第一恒流源306包括第六PMOS管(P溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)MP6，第六PMOS管MP6的源極接電源VDD，柵極與VBP相連，漏極分別與第一電流支路307和第二電流支路308相連，其中，VBP為第一恒流源306的偏置電壓，可以根據(jù)需要給出合適的恒定電流。第一電流支路307和第二電流支路308的電流之和等于第一恒流源306的輸出電流。第四輸出端4分別與第一電流支路307和第一電流鏡模塊302相連,第五輸出端5分別與第二電流支路308和第二電流鏡模塊303相連。
[0026]進(jìn)一步地，第一電流支路307與采樣模塊304相連，第一電流支路307用于在共模電平VCM大于第一預(yù)設(shè)值時(shí)減小第一電流支路307的輸出電流，并且通過第四輸出端4控制第一電流鏡模塊302減小第一電流鏡模塊302的輸出電流，以及在共模電平VCM小于第二預(yù)設(shè)值時(shí)增加第一電流支路307的輸出電流，并且通過第四輸出端4控制第一電流鏡模塊302增加第一電流鏡模塊302的輸出電流。第二電流支路308用于在共模電平VCM大于第一預(yù)設(shè)值時(shí)增加第二電流支路308的輸出電流，并通過第五輸出端5控制第二電流鏡模塊303以增加第二電流鏡模塊303的輸出電流，以及在共模電平VCM小于第二預(yù)設(shè)值時(shí)減小第二電流支路308的輸出電流，并通過第五輸出端5控制第二電流鏡模塊303以減小第二電流鏡模塊303的輸出電流。
[0027]具體地，如圖3所示，第一電流支路307包括第一 PMOS管MPl和第一 NMOS管麗I(N溝道金屬氧化物半導(dǎo)體場(chǎng)效應(yīng)晶體管)。其中，第一 PMOS管MPl的柵極與采樣模塊304的輸出端3相連，第一 PMOS管MPl的源極與第一恒流源306相連。第一 NMOS管麗I的漏極分別與第一 PMOS管MPl的漏極和第四輸出端4相連，第一 NMOS管麗I的漏極與柵極相連，第一 NMOS管MNl的源極接地VSS。
[0028]如圖3所示，第二電流支路308進(jìn)一步包括第二 PMOS管MP2和第二 NMOS管麗2。其中，第二 PMOS管MP2的柵極與第一基準(zhǔn)電壓CMR相連，第二 PMOS管MP2的源極與第一恒流源306相連。第一基準(zhǔn)電壓CMR由Bandgap Reference (帶隙基準(zhǔn))提供，共模電平VCM與第一基準(zhǔn)電壓CMR進(jìn)行比較。第二 NMOS管麗2的漏極分別與第二 PMOS管MP2的漏極和第五輸出端5相連，第二 NMOS管麗2的漏極與柵極相連，第二 NMOS管麗2的源極接地VSS。
[0029]此外，在本發(fā)明實(shí)施例中，如圖3所示，上述LVDS結(jié)構(gòu)電路還包括連接在第五輸出端5與第二電流鏡模塊303之間的補(bǔ)償電容Cl和調(diào)零電阻R3。補(bǔ)償電容Cl和調(diào)零電阻R3起到了增強(qiáng)整個(gè)環(huán)路穩(wěn)定性的作用。
[0030]在本發(fā)明實(shí)施例中，如圖3所示，第一電流鏡模塊302進(jìn)一步包括第二恒流源IBP、第一電流鏡309和第二電流鏡310。其中，第一電流鏡309與第二恒流源IBP相連，第二電流鏡310分別與第一電流鏡309、第四輸出端4和LVDS模塊301相連，第二電流鏡310的輸出電流可根據(jù)第四輸出端4的輸出VFB進(jìn)行調(diào)整。
[0031]具體地，如圖3所示，第二電流鏡310包括第三PMOS管MP3、第四PMOS管MP4、第五NMOS管MN5和第六NMOS管MN6。
[0032]其中，第三PMOS管MP3的源極接電源VDD，第三PMOS管MP3的柵極和漏極相連。第四PMOS管MP4的源極也接電源VDD，第四PMOS管MP4的柵極與第三PMOS管MP3的柵極相連，第四PMOS管MP4的漏極與LVDS模塊301相連。第五NMOS管麗5的漏極與第三PMOS管MP3的漏極相連，第五NMOS管麗5的柵極與第一電流鏡309相連，其中，第一電流鏡309由三個(gè)MOSFET組成，第一電流鏡309為第五NMOS管MN5提供偏置，第五NMOS管MN5的存在使第二電流鏡310電路成了一個(gè)共源共柵的放大器，共源共柵結(jié)構(gòu)提高了放大器的增益，使反饋信號(hào)VFB更好的調(diào)節(jié)MP4的電流。第六NMOS管MN6的柵極與第四輸出端4相連，第六NMOS管MN6的源極接地VSS，第六NMOS管MN6的漏極與第五NMOS管MN5的源極相連。
[0033]在本發(fā)明的實(shí)施例中，具體地，如圖3所示，第二電流鏡模塊303進(jìn)一步包括第三NMOS管MN3和第四NMOS管MN4。其中，第三NMOS管MN3的柵極與電壓VBN相連，第三NMOS管麗3的源極接地VSS，其中，VBN為第三NMOS管麗3的偏置電壓，可以根據(jù)需求使麗3產(chǎn)生合適的電流值。第四NMOS管MN4的柵極與第五輸出端5相連，第四NMOS管MN4的源極接地VSS，第四NMOS管MN4的漏極分別與第三NMOS管麗3的漏極和LVDS模塊301相連。
[0034]也就是說，在本發(fā)明實(shí)施例中，通過反饋控制網(wǎng)絡(luò)模塊305的兩路反饋，共模誤差由第五輸出端5反饋回第四NMOS管MN4，同時(shí)還由第四輸出端4反饋回第四PMOS管MP4，進(jìn)而控制共模電平VCM。
[0035]其中，第三NMOS管麗3為一固定電流偏置，提供固定電流，無共模反饋?zhàn)饔?。并且第三NMOS管麗3和第四NMOS管MN4的比例選擇是關(guān)系到LVDS模塊301的靈敏度和穩(wěn)定性的問題。
[0036]綜上所述，當(dāng)LVDS模塊301輸出的共模電平VCM偏高即大于第一預(yù)設(shè)值時(shí)，第一PMOS管MPl的柵極電壓升高，漏電流減小，導(dǎo)致第二 PMOS管MP2的漏電流增加，導(dǎo)致麗2的柵極電壓升高，從而MN4的柵極電壓也隨之升高，MN4的漏電流增加即MN4的漏極電壓下降，最終反饋回VCM，使得VCM降低。同時(shí)，MPl的柵極電壓升高，漏電流減小，導(dǎo)致麗I的柵極電壓降低，即VFB的電壓降低，MN6的漏極電壓升高，麗5的漏極電壓升高，則MP3、MP4的柵極電壓升高，MP4的漏電流減小即MP4的漏極電壓降低，最終導(dǎo)致VCM下降，由此兩路反饋網(wǎng)絡(luò)，共模電平VCM得以快速降低到預(yù)設(shè)值。
[0037]反之，當(dāng)LVDS模塊301的共模電平VCM偏低即小于第二預(yù)設(shè)值時(shí)，MPl的柵極電壓降低，導(dǎo)致麗2的柵極電壓降低，從而MN4的柵極電壓降低，MN4的漏極電壓上升，最終反饋回VCM，使得VCM升高。同時(shí)，MPl的柵極電壓降低，導(dǎo)致麗I的柵極電壓升高，即VFB的電壓升高，MN6的漏極電壓降低，麗5的漏極電壓也降低，則MP3、MP4的柵極電壓降低，MP4的漏極電壓升高，最終導(dǎo)致VCM上升，由此兩路反饋網(wǎng)絡(luò)，共模電平VCM得以快速升高到預(yù)設(shè)值。
[0038]另外，因?yàn)橐獫M足LVDS模塊301的單端輸出低電平要求，致使MN4工作在線性區(qū)，從而MN4的漏電流變化相對(duì)于MP4的漏電變化不敏感，即由麗1、MN6、MP3和MP4這個(gè)鏡像網(wǎng)絡(luò)引起的調(diào)節(jié)更加靈敏。
[0039]在本發(fā)明的一個(gè)實(shí)施例中，如圖4所示，上述LVDS結(jié)構(gòu)電路還包括箝位模塊401，用于對(duì)第二電流鏡310的輸出電壓進(jìn)行箝位。
[0040]其中，箝位模塊401進(jìn)一步包括放大器Al、第五PMOS管MP5、第四電阻R4和第五電阻R5。放大器Al的正向輸入端(+ )與第二基準(zhǔn)電壓VREF相連,放大器Al的反向輸入端(-)與LVDS模塊301相連。第五PMOS管MP5的柵極與放大器Al的輸出端相連，第五PMOS管MP5的漏極與放大器Al的反向輸入端(_)相連。第四電阻R4的一端與電源VDD相連，第四電阻R4的另一端與第五PMOS管MP5的源極相連。第五電阻R5的一端分別與第五PMOS管MP5的漏極和放大器Al的反向輸入端(_)相連,第五電阻R5的另一端接地VSS。
[0041]并且，在本實(shí)施例中，放大器Al起到負(fù)反饋?zhàn)饔?，用以穩(wěn)定輸出電平，配合MP5、R4和R5控制該路的電流大小，進(jìn)而控制LVDS模塊301的準(zhǔn)確輸出，第二基準(zhǔn)電壓VREF來自Bandgap Reference，該電壓的值與期望輸出的LVDS電平有一定關(guān)系，在MIPI應(yīng)用中為輸出高電平，即VDP(例如300mv)加上雨0的值。其中，I指當(dāng)開關(guān)201和204閉合，開關(guān)202和203斷開時(shí)，流過通路的電流，RO包含開關(guān)201的導(dǎo)通電阻和電阻R1’的阻值，VDP是指LVDS單端輸出的高電平幅度。
[0042]借助放大器Al的調(diào)節(jié)作用，使得MP5的漏極電壓基本等于VREF，因?yàn)閂REF為隨PVT變化很弱的Bandgap Reference提供，最終使得LVDS的輸出不會(huì)隨著PVT的變化而劇烈改變。針對(duì)此應(yīng)用的要求，放大器Al需要具備高增益，且輸入輸出工作范圍需要在適合MIPI應(yīng)用的LVDS工作范圍內(nèi)。
[0043]其中，可以理解的是,Bandgap Reference的作用是可以提供一個(gè)不隨著外界條件變化的恒定電壓。
[0044]此外，一種適合的但不局限于此結(jié)構(gòu)的運(yùn)放原理圖如圖5所示，其中，INP與VREF相連，I匪與圖4中MP5的柵極相連，形成負(fù)反饋網(wǎng)絡(luò)。
[0045]根據(jù)本發(fā)明實(shí)施例的LVDS結(jié)構(gòu)電路，能夠滿足共模反饋所要求的速度，共模電平不會(huì)偏離相應(yīng)的要求范圍，從而能夠正確傳輸數(shù)據(jù)，并且減少傳輸數(shù)據(jù)時(shí)出現(xiàn)的誤差。因此，本發(fā)明實(shí)施例提出的LVDS結(jié)構(gòu)電路滿足了高速狀態(tài)下的正常工作，以及較大范圍內(nèi)PVT的適應(yīng)能力。
[0046]應(yīng)當(dāng)理解，本發(fā)明的各部分可以用硬件、軟件、固件或它們的組合來實(shí)現(xiàn)。在上述實(shí)施方式中，多個(gè)步驟或方法可以用存儲(chǔ)在存儲(chǔ)器中且由合適的指令執(zhí)行系統(tǒng)執(zhí)行的軟件或固件來實(shí)現(xiàn)。例如，如果用硬件來實(shí)現(xiàn)，和在另一實(shí)施方式中一樣，可用本領(lǐng)域公知的下列技術(shù)中的任一項(xiàng)或他們的組合來實(shí)現(xiàn):具有用于對(duì)數(shù)據(jù)信號(hào)實(shí)現(xiàn)邏輯功能的邏輯門電路的離散邏輯電路，具有合適的組合邏輯門電路的專用集成電路，可編程門陣列(PGA)，現(xiàn)場(chǎng)可編程門陣列(FPGA)等。
[0047]本【技術(shù)領(lǐng)域】的普通技術(shù)人員可以理解實(shí)現(xiàn)上述實(shí)施例方法攜帶的全部或部分步驟是可以通過程序來指令相關(guān)的硬件完成，所述的程序可以存儲(chǔ)于一種計(jì)算機(jī)可讀存儲(chǔ)介質(zhì)中，該程序在執(zhí)行時(shí)，包括方法實(shí)施例的步驟之一或其組合。
[0048]此外，在本發(fā)明各個(gè)實(shí)施例中的各功能單元可以集成在一個(gè)處理模塊中，也可以是各個(gè)單元單獨(dú)物理存在，也可以兩個(gè)或兩個(gè)以上單元集成在一個(gè)模塊中。上述集成的模塊既可以采用硬件的形式實(shí)現(xiàn)，也可以采用軟件功能模塊的形式實(shí)現(xiàn)。所述集成的模塊如果以軟件功能模塊的形式實(shí)現(xiàn)并作為獨(dú)立的產(chǎn)品銷售或使用時(shí)，也可以存儲(chǔ)在一個(gè)計(jì)算機(jī)可讀取存儲(chǔ)介質(zhì)中。
[0049]上述提到的存儲(chǔ)介質(zhì)可以是只讀存儲(chǔ)器，磁盤或光盤等。
[0050]在本說明書的描述中，參考術(shù)語(yǔ)“一個(gè)實(shí)施例”、“一些實(shí)施例”、“示例”、“具體示例”、或“一些示例”等的描述意指結(jié)合該實(shí)施例或示例描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)包含于本發(fā)明的至少一個(gè)實(shí)施例或示例中。在本說明書中，對(duì)上述術(shù)語(yǔ)的示意性表述不一定指的是相同的實(shí)施例或示例。而且，描述的具體特征、結(jié)構(gòu)、材料或者特點(diǎn)可以在任何的一個(gè)或多個(gè)實(shí)施例或示例中以合適的方式結(jié)合。
[0051]盡管已經(jīng)示出和描述了本發(fā)明的實(shí)施例，對(duì)于本領(lǐng)域的普通技術(shù)人員而言，可以理解在不脫離本發(fā)明的原理和精神的情況下可以對(duì)這些實(shí)施例進(jìn)行多種變化、修改、替換和變型，本發(fā)明的范圍由所附權(quán)利要求及其等同限定。
【權(quán)利要求】
1.一種低壓差分信號(hào)LVDS結(jié)構(gòu)電路，其特征在于，包括: LVDS模塊，所述LVDS模塊具有第一輸出端和第二輸出端； 第一電流鏡模塊和第二電流鏡模塊，其中，所述第一電流鏡模塊連接在所述LVDS模塊和電源之間，所述第二電流鏡模塊連接在所述LVDS模塊和地之間，且所述第一電流鏡模塊和第二電流鏡模塊的輸出電流可調(diào)； 采樣模塊，用于采樣所述第一輸出端和第二輸出端之間的共模電平；以及反饋控制網(wǎng)絡(luò)模塊，用于根據(jù)采樣的所述共模電平分別生成第一反饋信號(hào)和第二反饋信號(hào)并分別發(fā)送至所述第一電流鏡模塊和第二電流鏡模塊，并對(duì)所述第一電流鏡模塊和第二電流鏡模塊的輸出電流進(jìn)行調(diào)整，其中，當(dāng)所述共模電平大于第一預(yù)設(shè)值時(shí)，減小所述第一電流鏡模塊的輸出電流并增加所述第二電流鏡模塊的輸出電流，當(dāng)所述共模電平小于第二預(yù)設(shè)值時(shí)，增加所述第一電流鏡模塊的輸出電流并減小所述第二電流鏡模塊的輸出電流，所述第一預(yù)設(shè)值大于所述第二預(yù)設(shè)值。
2.如權(quán)利要求1所述的LVDS結(jié)構(gòu)電路，其特征在于，所述采樣模塊進(jìn)一步包括: 串聯(lián)在所述第一輸出端和第二輸出端之間的第一米樣電阻和第二米樣電阻； 第三輸出端，所述第三輸出端連接在所述第一采樣電阻和第二采樣電阻之間，所述第三輸出端用于輸出所述共模電平。
3.如權(quán)利要求1或2所述的LVDS結(jié)構(gòu)電路，其特征在于，所述反饋控制網(wǎng)絡(luò)模塊進(jìn)一步包括: 第一恒流源； 與所述第一恒流源分 別相連的第一電流支路和第二電流支路，且所述第一電流支路和第二電流支路的電流之和等于所述第一恒流源的輸出電流； 第四輸出端和第五輸出端，所述第四輸出端分別與所述第一電流支路和第一電流鏡模塊相連，所述第五輸出端分別與所述第二電流支路和第二電流鏡模塊相連， 其中，所述第一電流支路與所述采樣模塊相連，所述第一電流支路用于在所述共模電平大于所述第一預(yù)設(shè)值時(shí)減小所述第一電流支路的輸出電流，并且通過所述第四輸出端控制所述第一電流鏡模塊減小所述第一電流鏡模塊的輸出電流，以及在所述共模電平小于所述第二預(yù)設(shè)值時(shí)增加所述第一電流支路的輸出電流，并且通過所述第四輸出端控制所述第一電流鏡模塊增加所述第一電流鏡模塊的輸出電流，所述第二電流支路用于在所述共模電平大于所述第一預(yù)設(shè)值時(shí)增加所述第二電流支路的輸出電流，并通過所述第五輸出端控制所述第二電流鏡模塊增加所述第二電流鏡模塊的輸出電流，以及在所述共模電平小于所述第二預(yù)設(shè)值時(shí)減小所述第二電流支路的輸出電流，并通過所述第五輸出端控制所述第二電流鏡模塊減小所述第二電流鏡模塊的輸出電流。
4.如權(quán)利要求3所述的LVDS結(jié)構(gòu)電路，其特征在于，所述第一電流支路進(jìn)一步包括: 第一 PMOS管，所述第一 PMOS管的柵極與所述采樣模塊的輸出端相連，所述第一 PMOS管的源極與所述第一恒流源相連； 第一 NMOS管，所述第一 NMOS管的漏極分別與所述第一 PMOS管的漏極和所述第四輸出端相連，所述第一 NMOS管的漏極與柵極相連，所述第一 NMOS管的源極接地。
5.如權(quán)利要求3所述的LVDS結(jié)構(gòu)電路，其特征在于，所述第二電流支路進(jìn)一步包括: 第二 PMOS管，所述第二 PM OS管的柵極與第一基準(zhǔn)電壓相連，所述第二 PMOS管的源極與所述第一恒流源相連； 第二 NMOS管，所述第二 NMOS管的漏極分別與所述第二 PMOS管的漏極和所述第五輸出端相連，所述第二 NMOS管的漏極與柵極相連，所述第二 NMOS管的源極接地。
6.如權(quán)利要求5所述的LVDS結(jié)構(gòu)電路，其特征在于，還包括: 連接在所述第五輸出端與所述第二電流鏡模塊之間的補(bǔ)償電容和調(diào)零電阻。
7.如權(quán)利要求3所述的LVDS結(jié)構(gòu)電路，其特征在于，所述第二電流鏡模塊進(jìn)一步包括: 第三NMOS管，所述第三NMOS管的柵極與VBN相連，所述第三NMOS管的源極接地；第四NMOS管，所述第四NMOS管的柵極與所述第五輸出端相連，所述第四NMOS管的源極接地，所述第四NMOS管的漏極分別與所述第三NMOS管的漏極和所述LVDS模塊相連。
8.如權(quán)利要求3所述的LVDS結(jié)構(gòu)電路，其特征在于，所述第一電流鏡模塊進(jìn)一步包括: 第二恒流源IBP ； 第一電流鏡，所述第一電流鏡與所述第二恒流源IBP相連； 第二電流鏡，所述第二電流鏡分別與所述第一電流鏡、所述第四輸出端和所述LVDS模塊相連，所述第二電流鏡的輸出電流可根據(jù)所述第四輸出端的輸出進(jìn)行調(diào)整。
9.如權(quán)利要求8所述的LVDS結(jié)構(gòu)電路，其特征在于，所述第二電流鏡具體包括:` 第三PMOS管，所述第三PMOS管的源極接所述電源，所述第三PMOS管的柵極和漏極相連； 第四PMOS管，所述第四PMOS管的源極接所述電源，所述第四PMOS管的柵極與所述第三PMOS管的柵極相連，所述第四PMOS管的漏極與所述LVDS模塊相連； 第五NMOS管，所述第五NMOS管的漏極與所述第三PMOS管的漏極相連，所述第五NMOS管的柵極與所述第一電流鏡相連； 第六NMOS管，所述第六NMOS管的柵極與所述第四輸出端相連，所述第六NMOS管的源極接地，所述第六NMOS管的漏極與所述第五NMOS管的源極相連。
10.如權(quán)利要求9所述的LVDS結(jié)構(gòu)電路，其特征在于，還包括: 箝位模塊，用于對(duì)所述第二電流鏡的輸出電壓進(jìn)行箝位。
11.如權(quán)利要求10所述的LVDS結(jié)構(gòu)電路，其特征在于，所述箝位模塊進(jìn)一步包括: 放大器，所述放大器的正向輸入端與所述第二基準(zhǔn)電壓相連，所述放大器的反向輸入端與所述LVDS模塊相連； 第五PMOS管，所述第五PMOS管的柵極與所述放大器的輸出端相連，所述第五PMOS管的漏極與所述放大器的反向輸入端相連； 第四電阻，所述第四電阻的一端與所述電源相連，所述第四電阻的另一端與所述第五PMOS管的源極相連； 第五電阻，所述第五電阻的一端分別與所述第五PMOS管的漏極和所述放大器的反向輸入端相連，所述第五電阻的另一端接地。
【文檔編號(hào)】H03K19/0185GK103873044SQ201210539505
【公開日】2014年6月18日 申請(qǐng)日期:2012年12月13日 優(yōu)先權(quán)日:2012年12月13日
【發(fā)明者】李小亮, 郭先清, 傅璟軍, 胡文閣 申請(qǐng)人:比亞迪股份有限公司