專利名稱：一種寬帶雙通道數(shù)字下變頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及雷達(dá)信號處理系統(tǒng)，特別涉及采用寬帶相控陣體制雷達(dá)、復(fù)雜信號波 形、高數(shù)據(jù)率的雷達(dá)信號處理中寬帶信號的數(shù)字下變頻處理。
背景技術(shù)：
隨著雷達(dá)技術(shù)和信號處理理論的發(fā)展，現(xiàn)代雷達(dá)大都采用相控陣體制，其信號波 形和信號處理方法越來越復(fù)雜，信號帶寬越來越大，需要處理的數(shù)據(jù)率和數(shù)據(jù)處理實時性 要求也越來越高。而每一部寬帶雷達(dá)產(chǎn)品信號處理分系統(tǒng)都要配備一個數(shù)字下變頻模塊， 作為寬帶雷達(dá)產(chǎn)品信號處理器的重要組成部分。
目前雷達(dá)產(chǎn)品數(shù)字下變頻器的研制基本采用經(jīng)典混頻、鑒相和濾波原理，使用串 行結(jié)構(gòu)對數(shù)字下變頻算法進(jìn)行直接編程實現(xiàn)，這種確定方法存在幾大缺點1.計算復(fù)雜，對采樣頻率不加篩選，使得混頻過程中使用的混頻器系數(shù)值無特殊性， 導(dǎo)致整個混頻的計算過程繁瑣，影響了數(shù)據(jù)處理的精度和實時性；2.數(shù)據(jù)率低，串行的濾波結(jié)構(gòu)使得數(shù)字下變頻器最高工作頻率無法突破硬件限制，無 采樣頻率篩選的混頻過程限制了數(shù)字信號的處理速度，導(dǎo)致整個數(shù)字下變頻系統(tǒng)無法實現(xiàn) 大數(shù)據(jù)率傳輸和處理；3.實時性差，數(shù)據(jù)處理過程冗長和處理速度低下使得系統(tǒng)很難滿足實時性要求；4.雷達(dá)信號帶寬受限，數(shù)字信號處理速度無法滿足寬帶雷達(dá)數(shù)字信號的高數(shù)據(jù)率要 求，限制了雷達(dá)帶寬的性能指標(biāo)
發(fā)明內(nèi)容
為了解決上述問題，本發(fā)明提供一種寬帶雙通道數(shù)字下變頻器，包括基于FPGA平 臺依次連接的A/D采集模塊，對一初始信號進(jìn)行信號采集，將其轉(zhuǎn)換為高頻數(shù)字信號，并對該高頻數(shù) 字信號作降頻處理，形成第一頻率數(shù)字信號；接口控制模塊，與所述FPGA高速收發(fā)接口進(jìn)行通信，將所述第一頻率數(shù)字信號送入 FPGA，所述第一頻率數(shù)字信號在所述FPGA中進(jìn)行再次降頻處理，形成第二頻率數(shù)字信號； 混頻與濾波器輸入控制模塊，對所述第二頻率數(shù)字信號分別進(jìn)行I/Q鑒相、混頻處理 和I/Q兩路數(shù)字信號抽?。灰约安⑿袨V波模塊，對完成信號抽取后的第二頻率信號進(jìn)行低通濾波。
較佳地，所述A/D采集模塊采用雙通道工作模式，所述雙通道各產(chǎn)生四路并行的 第一頻率數(shù)字信號，所述第一頻率數(shù)字信號的頻率為所述高頻數(shù)字信號的頻率的1/4。
較佳地，所述FPGA通過串并轉(zhuǎn)換和FIFO讀寫完成所述第一頻率數(shù)字信號的降 頻，所述雙通道分別產(chǎn)生16路頻率為所述第一頻率數(shù)字信號的1/4的第二頻率數(shù)字信號。
較佳地，所述混頻與濾波器輸入控制模塊分別對各通道混頻后的第二頻率數(shù)字信號的I路和Q路信號抽取，每個通道輸出8路I路數(shù)字信號和8路Q路數(shù)字信號。
較佳地，所述混頻與濾波器輸入控制模塊通過一 8個信號字長的寄存器整體移位 完成對并行濾波模塊的輸入控制。
較佳地，所述并行濾波器通過FIR濾波器后經(jīng)多級流水線提高其吞吐效率和時鐘頻率。
較佳地，所述高頻信號的頻率為5GHz。
與現(xiàn)有技術(shù)相比，本發(fā)明的有益效果如下通過通用平臺實現(xiàn)了頻率最高為5GHz的數(shù)字信號的數(shù)字下變頻處理，本發(fā)明解決了 寬帶雷達(dá)信號數(shù)字下變頻器設(shè)計中帶寬限制嚴(yán)格、數(shù)據(jù)傳輸速率低、數(shù)字信號處理實時性 差等問題。
當(dāng)然，實施本發(fā)明的任一產(chǎn)品并不一定需要同時達(dá)到以上所述的所有優(yōu)點。


圖1為本發(fā)明提供的寬帶雙通道數(shù)字下變頻器的工作流程圖。
具體實施方式
如圖1所示本發(fā)明提供了一種寬帶雙通道數(shù)字下變頻器，包括基于FPGA平臺依次 連接的A/D采集模塊，對一初始信號進(jìn)行信號采集，將其轉(zhuǎn)換為高頻數(shù)字信號，并對該高頻數(shù) 字信號作降頻處理，形成第一頻率數(shù)字信號；接口控制模塊，與所述FPGA高速收發(fā)接口進(jìn)行通信，將所述第一頻率數(shù)字信號送入 FPGA，所述第一頻率數(shù)字信號在所述FPGA中進(jìn)行再次降頻處理，形成第二頻率數(shù)字信號； 混頻與濾波器輸入控制模塊，對所述第二頻率數(shù)字信號分別進(jìn)行I/Q鑒相、混頻處理 和I/Q兩路數(shù)字信號抽??；以及并行濾波模塊，對完成信號抽取后的第二頻率信號進(jìn)行低通濾波。
本發(fā)明的思想是本發(fā)明通過利用A/D數(shù)字采集模塊采集采用雙通道工作模式 得到高頻數(shù)字信號，每個通道都有高頻數(shù)字信號，雙通道的高頻數(shù)字信號分別通過A/D數(shù) 字采集模塊的第一次降頻，F(xiàn)PGA收發(fā)接口經(jīng)混頻與濾波器輸入控制模塊配置后信號通過 FPGA進(jìn)行第二次降頻，兩次降頻分別降低到原頻率的1/4，最后每個通道產(chǎn)生16路頻率為 原信號的1/16的最終頻率信號，然后通過混頻與濾波器輸入控制模塊對各通道的16路信 號鑒相、抽取，并最終通過并行濾波模塊并行濾波，至此完成了變頻的整個過程。
以下僅是舉例說明，并不能局限本發(fā)明的的組成及功能。
應(yīng)用例本發(fā)明通過采用雙通道工作模式的A/D數(shù)據(jù)采集模塊通過其A/D采集卡采集寬帶雷達(dá) 回波數(shù)據(jù)，在本應(yīng)用例中，A/D數(shù)據(jù)采集模塊將寬帶雷達(dá)回波數(shù)據(jù)轉(zhuǎn)換為頻率為5GHz的高 頻數(shù)字信號，該高頻數(shù)字信號經(jīng)過一次降頻，兩通道分別通過4路并行的頻率為高頻數(shù)字 信號頻率的1/4的第一頻率數(shù)字信號，在此第一頻率數(shù)字信號頻率為1. 25GHz ；再通過接口控制模塊配置通過配置其SPI接口寄存器完成A/D數(shù)據(jù)采集模塊與FPGA 芯片高速I/O的通信，通過FPGA串并轉(zhuǎn)換和FIFO讀寫操作完成每個通道4路第一頻率數(shù) 字信號的降頻處理，輸出16路頻率為312. 5MHz的第二頻率數(shù)字信號，其中每個通道的工作 模式、增益、偏置、相差和輸入阻抗等參數(shù)都可以通過SPI串行接口編程控制和調(diào)整，確保 單片四個通道交錯采樣時相位、增益、偏移量的一致性；混頻與濾波器輸入控制模塊通過控制并行輸入的數(shù)據(jù)流，對每個通道輸入的16路第 二頻率數(shù)字信號進(jìn)行混頻和I/Q鑒相，同時完成I/Q兩路信號的一次抽取輸出8路I路信 號和8路Q路信號，通過8個信號字長的整體移位操作完成對所調(diào)用的8個并行濾波模塊 的輸入控制。
并行濾波模塊，通過流水線的結(jié)構(gòu)對并行輸入的數(shù)字信號進(jìn)行FIR濾波處理，流 水線結(jié)構(gòu)提高了數(shù)字信號下變頻器的數(shù)據(jù)吞吐率和時鐘頻率，每個時鐘完成8個輸入數(shù)字 信號的并行濾波，最高時鐘頻率為328MHz，可以完成頻率為312. 5MHz的第二頻率信號信號 的濾波任務(wù)。
本發(fā)明提供了一種通用于寬帶雷達(dá)產(chǎn)品的數(shù)字下變頻器，由于采取上述的技術(shù)方 案，采用常規(guī)通用的器件搭建通用平臺，通過通用平臺實現(xiàn)了頻率最高為5GHz的數(shù)字信號 的數(shù)字下變頻處理。本發(fā)明可用于寬帶雷達(dá)產(chǎn)品信號處理系統(tǒng)的數(shù)字下變頻處理，以及進(jìn) 一步研究具有重要的意義和用途。本發(fā)明解決了寬帶雷達(dá)信號數(shù)字下變頻器設(shè)計中帶寬限 制嚴(yán)格、數(shù)據(jù)傳輸速率低、數(shù)字信號處理實時性差等問題。
以上公開的本發(fā)明優(yōu)選實施例只是用于幫助闡述本發(fā)明。優(yōu)選實施例并沒有詳盡 敘述所有的細(xì)節(jié)，也不限制該發(fā)明僅為所述的具體實施方式
。顯然，根據(jù)本說明書的內(nèi)容， 可作很多的修改和變化。本說明書選取并具體描述這些實施例，是為了更好地解釋本發(fā)明 的原理和實際應(yīng)用，從而使所屬技術(shù)領(lǐng)域技術(shù)人員能很好地理解和利用本發(fā)明。本發(fā)明僅 受權(quán)利要求書及其全部范圍和等效物的限制。
權(quán)利要求
1.一種寬帶雙通道數(shù)字下變頻器，其特征在于，包括基于FPGA平臺依次連接的A/D采集模塊，對一初始信號進(jìn)行信號采集，將其轉(zhuǎn)換為高頻數(shù)字信號，并對該高頻數(shù)字信號作降頻處理，形成第一頻率數(shù)字信號；接口控制模塊，與所述FPGA高速收發(fā)接口進(jìn)行通信，將所述第一頻率數(shù)字信號送入 FPGA，所述第一頻率數(shù)字信號在所述FPGA中進(jìn)行再次降頻處理，形成第二頻率數(shù)字信號；混頻與濾波器輸入控制模塊，對所述第二頻率數(shù)字信號分別進(jìn)行I/Q鑒相、混頻處理和I/Q兩路數(shù)字信號抽?。灰约安⑿袨V波模塊，對完成信號抽取后的第二頻率信號進(jìn)行低通濾波。
2.如權(quán)利要求1所述的寬帶雙通道數(shù)字下變頻器，其特征在于，所述A/D采集模塊采用雙通道工作模式，所述雙通道各產(chǎn)生四路并行的所述第一頻率數(shù)字信號，所述第一頻率數(shù)字信號的頻率為所述高頻數(shù)字信號的頻率的1/4。
3.如權(quán)利要求1所述的寬帶雙通道數(shù)字下變頻器，其特征在于，所述FPGA通過串并轉(zhuǎn)換和FIFO讀寫完成所述第一頻率數(shù)字信號的降頻，所述雙通道分別產(chǎn)生16路頻率為所述第一頻率數(shù)字信號的1/4的所述第二頻率數(shù)字信號。
4.如權(quán)利要求1所述的寬帶雙通道數(shù)字下變頻器，其特征在于，所述混頻與濾波器輸入控制模塊分別對各通道混頻后的所述第二頻率數(shù)字信號的I路和Q路信號抽取，每個通道輸出8路I路數(shù)字信號和8路Q路數(shù)字信號。
5.如權(quán)利要求1所述的寬帶雙通道數(shù)字下變頻器，其特征在于，所述混頻與濾波器輸入控制模塊通過一 8個信號字長的寄存器整體移位完成對并行濾波模塊的輸入控制。
6.如權(quán)利要求1所述的寬帶雙通道數(shù)字下變頻器，其特征在于，所述并行濾波器通過 FIR濾波器后經(jīng)多級流水線提高其吞吐效率和時鐘頻率。
7.如權(quán)利要求1所述的寬帶雙通道數(shù)字下變頻器，其特征在于，所述高頻信號的頻率為 5GHz。
全文摘要
本發(fā)明公開了一種寬帶雙通道數(shù)字下變頻器，包括A/D數(shù)字采集模塊、接口控制模塊、混頻與濾波器輸入控制模塊和并行濾波模塊，所述各模塊基于FPGA平臺依次連接；本發(fā)明的A/D數(shù)字采集模塊采用雙通道工作模式采集的高頻數(shù)字信號分別通過A/D數(shù)字采集模塊進(jìn)行第一次降頻，F(xiàn)PGA收發(fā)接口經(jīng)混頻與濾波器輸入控制模塊配置后信號通過FPGA進(jìn)行第二次降頻，每個通道產(chǎn)生16路頻率為原信號的1/16的最終頻率信號，最后通過混頻與濾波器輸入控制模塊對各通道的16路信號鑒相、抽取，最終通過并行濾波模塊并行濾波。本發(fā)明解決了寬帶雷達(dá)信號數(shù)字下變頻器設(shè)計中帶寬限制嚴(yán)格、數(shù)據(jù)傳輸速率低、數(shù)字信號處理實時性差等問題。
文檔編號H03D7/16GK103001586SQ20121053467
公開日2013年3月27日 申請日期2012年12月12日 優(yōu)先權(quán)日2012年12月12日
發(fā)明者翟恒峰, 趙嬋娟, 郭世杰, 邢冠培, 徐光輝 申請人:上海航天測控通信研究所