專利名稱：電平移位器設(shè)計的制作方法
技術(shù)領(lǐng)域：
本發(fā)明總體上涉及數(shù)字電路，更具體地，涉及用于將數(shù)字信號在兩個不同電壓電平之間進行轉(zhuǎn)換的電平移位電路。
背景技術(shù)：
場效 應(yīng)晶體管(FET，或者晶體管)利用(N溝道FET中的)電子或者(P溝道FET中的)空穴來進行傳導。晶體管的四端是源極、柵極、漏極、和主體(襯底)。在晶體管中，漏扱-源極電流流過傳導溝道，該傳導溝道將源極區(qū)域連接到漏極區(qū)域。當在柵極端和源極端之間施加電壓(標記為Vgs)時，產(chǎn)生有電場，該電場控制了電導率。通常，主體端連接到電路中的最高電壓或者最低電壓。由于源極端有時會連接到電路中的最高電壓或者最低電壓，因此，主體端和源極端有時會連接在一起。通常，將輸入信號施加到晶體管的柵極端，將輸出信號連接到晶體管的源極端或者漏極端。晶體管的第一端可以是其源極端或者其漏極端，晶體管的第二端是晶體管的漏極端或者源極端。數(shù)字電路接收輸入信號，并且產(chǎn)生輸出信號，輸入信號和輸出信號都可以通過某個允許電壓表示。觸發(fā)器(鎖存器)是具有兩種穩(wěn)定狀態(tài)并且可以用于存儲狀態(tài)信息的電路。通過將信號施加到一個或者多個控制輸入端，鎖存電路可以用于改變狀態(tài)，并且該鎖存電路可具有一個或者兩個輸出端。在數(shù)字電路中，邏輯電平是ー個信號可以具有的有限個數(shù)的狀態(tài)中的ー個。邏輯電平通常由信號和地電位(或者其他公共參考點)之間的電壓差表示，盡管還可以存在其他標準。表示每個狀態(tài)的電壓電平的范圍均取決于所使用的邏輯系列。高有效信號用兩個電壓中較高的ー個表示ニ進制數(shù)字1，或者邏輯條件的生效狀態(tài)。低有效信號用兩個電壓中較低的ー個表示ニ進制數(shù)字0，或者邏輯條件的失效狀態(tài)。在三態(tài)邏輯中，輸出器件還可以是高阻抗的。這不是ー個邏輯電平，但是意味著輸出端并沒有控制所連接的電路的狀態(tài)。電平移位器將使用一個邏輯電平的數(shù)字電路連接到使用另ー個邏輯電平的數(shù)字電路。制造商開發(fā)出不同的エ藝來制造工作在不同電壓電平下的集成電路(IC)。ー些公共IC工作電壓電平包括5V+/-10 %，3. 3V+/-10 %，以及2. 5V+/-10 %。在使用減小了的電壓電平時，制造商限制了功率耗散(例如，熱量)的負面影響，并且一直考慮到曾經(jīng)增加的IC密度。然而，當新式的、低電壓ICエ藝技術(shù)出現(xiàn)時，通常希望能夠產(chǎn)生出新的技術(shù)，從而能夠利用現(xiàn)有的高電壓電平工作。ICエ藝技術(shù)及其相應(yīng)的工作電壓通常由使用特定エ藝技術(shù)實現(xiàn)的器件(例如，晶體管)的兩端之間的柵極氧化層擊穿電壓限定。結(jié)果，利用超過了器件限制的在低電壓エ藝技術(shù)中實現(xiàn)的接ロ電路的潛在問題為，在低電壓エ藝中實現(xiàn)的ー個或者多個器件可能會發(fā)生故障(臨時的或者永久的)，這樣的故障可能會妨礙電路實現(xiàn)其預期功能。電壓電平移位器可以用作耐高電壓輸出驅(qū)動器，該耐高電壓輸出驅(qū)動器能夠約束可能超出エ藝技術(shù)的最大工作電壓的輸入電壓VIN。如果沒有耐高電壓輸出驅(qū)動器，則由エ藝技術(shù)所決定的器件電壓限制可能會損壞該器件。

發(fā)明內(nèi)容
為解決上述問題，本發(fā)明提供了一種電平移位器，配置為接收輸入電壓信號并且產(chǎn)生輸出電壓信號，電平移位器包括第一反相器，配置為在第一電壓Vl和第二電壓V2之間的電位差下工作，第一電壓Vl在電壓Vl信號節(jié)點處接收到，第二電壓V2在電壓V2信號節(jié)點處接收到，第一反相器具有輸入端和輸出端，第一反相器的輸入端連接到電平移位器的輸入節(jié)點；電容器，具 有第一端和第二端，電容器的第一端連接到第一反相器的輸出端；電阻器，具有第一端和第二端，電阻器的第一端連接到電壓V3信號節(jié)點處的第三電壓V3;以及鎖存器電路，配置為在第四電壓V4和第五電壓V5之間的電位差下工作，第四電壓V4在電壓V4信號節(jié)點處接收到，第五電壓V5在電壓V5信號節(jié)點處接收到，鎖存器具有輸入節(jié)點和輸出節(jié)點，輸入節(jié)點連接到電阻器的第二端和電容器的第二端，輸出節(jié)點連接到電平移位器的輸出節(jié)點。其中，電平移位器的輸入電壓信號的值處于電壓Vl的值和電壓V2的值之間，電平移位器的輸出電壓信號的值處于電壓V4的值和電壓V5的值之間。其中，鎖存器電路具有多個反相器，多個反相器包括第一鎖存反相器和第二鎖存反相器，其中，第一鎖存反相器的輸出端連接到第二鎖存反相器的輸入端，第二鎖存反相器的輸出端連接到第一鎖存反相器的輸入端。其中，電壓V4的值大于V5，并且小于電壓Vl的值的兩倍減去電壓V5的值。其中，電壓V3的值可以選擇等于電壓V4的值，或者電壓V5的值。其中，電壓Vl的值等于電壓V4的值。其中，電壓V2的值等于電壓V5的值。該電平移位器進ー步包括P-晶體管，其中，電壓V5信號節(jié)點連接到P-晶體管的第一端，P-晶體管的第二端連接到第六電壓V6信號節(jié)點，并且P-晶體管的柵極連接到第七電壓V7信號節(jié)點。該電平移位器進ー步包括N-晶體管，其中，電壓V4信號節(jié)點連接到N-晶體管的第一端，N-晶體管的第二端連接到第六電壓V6信號節(jié)點，并且N-晶體管的柵極連接到第七電壓V7信號節(jié)點。此外，還提供了ー種器件，配置為在第一輸入節(jié)點上接收第一輸入電壓信號，在第ニ輸入節(jié)點上接收第二輸入電壓信號，并且進一歩產(chǎn)生輸出，器件包括第一反相器，配置為在電壓VPl信號節(jié)點處的第一反相器的第一電壓VPl和電壓VP2信號節(jié)點處的第一反相器的第二電壓VP2之間的電位差下工作,第一反相器具有輸入端和輸出端,第一反相器的輸入端連接到器件的第一輸入節(jié)點；第ー電容器，具有第一端和第二端，第一電容器的第一端連接到第一反相器的輸出端；第ー電阻器，具有第一端和第二端，第一電阻器的第一端連接到電壓VP3信號節(jié)點處的第一電阻器的第三電壓VP3 ;第一鎖存器電路，配置為在電壓VP4信號節(jié)點處的第一鎖存器的第四電壓VP4和電壓VP5信號節(jié)點處的第一鎖存器的第五電壓VP5之間的電位差下工作，鎖存器具有輸入節(jié)點和輸出節(jié)點，鎖存器的輸入節(jié)點連接到第一電阻器的第二端和第一電容器的第二端；第一 P-晶體管，其中，電壓VP5信號節(jié)點連接到第一 P-晶體管的第一端，第一 P-晶體管的第二端連接到第一 P-晶體管的第六電壓VP6信號節(jié)點，第一 P-晶體管的柵極連接到第一 P-晶體管的第七電壓VP7信號節(jié)點；第一鎖存器輸出反相器，具有輸入端和輸出端，第一鎖存器輸出反相器的輸入端連接到第一鎖存器的輸出端，分別由電壓V8信號節(jié)點處的電壓V8和電壓V9信號節(jié)點處的電壓V9驅(qū)動；第二 P-晶體管，第二 P-晶體管的柵極連接到第一鎖存器輸出反相器的輸出端，第二 P-晶體管的第一端連接到電壓V12信號節(jié)點，第二 P-晶體管的第二端連接到器件的輸出端；第ニ反相器，配置為在電壓VNl信號節(jié)點處的第二反相器的第一電壓VNl和電壓VN2信號節(jié)點處的第二反相器的第二電壓VN2之間的電位差下工作，第二反相器具有輸入端和輸出端，第二反相器的輸入端連接到器件的第二輸入節(jié)點；第ニ電容器，具有第一端和第二端，第二電容器的第一端連接到第二反相器的輸出端；第二電阻器，具有第一端和第二端，第二電阻器的第一端連接到電壓VN 3信號節(jié)點處的第二晶體管的第三電壓VN3 ;第二鎖存器電路，配置為在電壓VN4信號節(jié)點處的第二鎖存器的第四電壓VN4和電壓VN5信號節(jié)點處的第二鎖存器的第五電壓VN5之間的電位差下工作，第二鎖存器電路還具有輸入節(jié)點和輸出節(jié)點，第二鎖存器電路的輸入節(jié)點連接到第二電阻器的第二端和第二電容器的第二端；第一 N-晶體管，其中，電壓VN4信號節(jié)點連接到第一 N-晶體管的第一端，第一 N-晶體管的第二端連接到第一 N-晶體管的第六電壓VN6信號節(jié)點，第一 N-晶體管的柵極連接到第一N-晶體管的第七電壓VN7信號節(jié)點；第二鎖存器輸出反相器，具有輸入端和輸出端，分別由電壓VlO信號節(jié)點處的電壓VlO和電壓Vll信號節(jié)點處的電壓Vll驅(qū)動，第二鎖存器輸出反相器的輸入端連接到第二鎖存器的輸出端；以及第ニ N-晶體管，第二 N-晶體管的柵極連接到第二鎖存器輸出反相器的輸出端，第二 N-晶體管的第一端連接到電壓V13信號節(jié)點，第二 N-晶體管的第二端連接到器件的輸出端。其中，連接到第一反相器的器件的第一輸入電壓信號節(jié)點與連接到第二反相器的器件的第二輸入電壓信號節(jié)點相同。其中，第一反相器與第二反相器相同。其中，電壓VNl信號節(jié)點和電壓VN4信號節(jié)點相同；電壓VN2信號節(jié)點、電壓VN3信號節(jié)點、以及電壓VN5信號節(jié)點相同。其中，電壓VP4信號節(jié)點和電壓VP3信號節(jié)點相同，電壓VP6信號節(jié)點和電壓VP2信號節(jié)點相同。其中，電壓VPl信號節(jié)點和電壓VNl信號節(jié)點相同。其中，電壓V8信號節(jié)點和電壓V12信號節(jié)點與電壓VP4信號節(jié)點相同。其中，由第一反相器接收到的器件的第一輸入電壓信號與由第二反相器接收到的器件的第二輸入電壓信號具有非重疊相位。此外，還提供了一種運行電平移位器電路的方法，電平移位器電路配置為接收輸入電壓信號，并且產(chǎn)生輸出電壓信號，方法包括通過工作在第一電壓Vl和第二電壓V2之間的電位差下的第一反相器接收輸入電壓信號，并且將輸入電壓信號反相，其中，第一反相器的輸出端連接到電容器的第一端；通過電容器將經(jīng)反相的輸入電壓信號電容連接到鎖存器電路的輸入端；通過將鎖存器的輸入端經(jīng)由電阻器連接到電壓源而在鎖存器的輸入端上保持預定電壓；以及通過工作在第四電壓V4和第五電壓V5之間的電位差的鎖存器產(chǎn)生輸出電壓。該方法進ー步包括將第五電壓V5信號或者第四電壓V4信號選擇性地連接到擴展晶體管的第一端，將擴展晶體管的第二端連接到第六電壓信號，以及通過第七電壓信號控制擴展晶體管的柵極。該方法進ー步包括通過根據(jù)權(quán)利要求19的方法工作的第一元件電平移位器接收第一輸入電壓信號，并且產(chǎn)生第一元件電平移位器的輸出電壓信號，其中，擴展晶體管是P-晶體管，第一元件電平移位器的電壓V5連接到P-晶體管的第一端；通過由電壓V8和電壓V9驅(qū)動的第一反相器接收第一元件電平移位器的輸出電壓信號，并且產(chǎn)生第一反相器的輸出；通過第二 P-晶體管接收第一反相器的輸出，其中，第二 P-晶體管具有第一端和第ニ端，第二 P-晶體管的第一端連接到電壓V12，第二 P-晶體管的第二端連接到第一輸出電壓；通過根據(jù)權(quán)利要求19的方法工作的第二元件電平移位器接收第二輸入電壓，其中，擴展晶體管是N-晶體管，第二元件電平移位器的電壓V4連接到N-晶體管的第一端；通過由電壓VlO和電壓Vll驅(qū)動的第 二反相器接收第二元件電平移位器的輸出電壓信號；以及通過第二 N-晶體管接收，其中，第二 N-晶體管的柵極連接到第二反相器的輸出端，第二 N-晶體管的第一端連接到電壓V13，第二 N-晶體管的第二端連接到第一輸出電壓。其中P-晶體管和N-晶體管分別是漏極擴展器件。


為了全面理解本公開及其優(yōu)點，現(xiàn)在結(jié)合附圖進行以下描述作為參考，其中圖1(a)-圖1(c)示出了具有各種細節(jié)的電平移位器電路的示例性實施例的示意性框圖；圖2(a)-圖2(d)示出了具有各種細節(jié)的電平移位器電路的示例性實施例的示意性框圖，相比于圖1(a)-圖1(c)包含了附加的晶體管；以及圖3(a)-圖3(d)示出了具有各種細節(jié)的電平移位器電路的示例性實施例的示意性框圖，其中，電平移位器電路包含可以接收兩個不同輸入的第一元件(component)電平移位器電路和第二元件電平移位器電路。這些附圖、原理圖和示意圖是示意性的，并非意在進行限定，而是本發(fā)明的實施例的示例，并且出于解釋性的目的進行了簡化，而且沒有按比例繪制。
具體實施例方式下面，詳細討論本發(fā)明各實施例的制造和使用。然而，應(yīng)該理解，本發(fā)明提供了許多可以在各種具體環(huán)境中實現(xiàn)的可應(yīng)用的概念。所討論的具體實施例僅僅示出了制造和使用本發(fā)明的具體方式，而不用于限制本發(fā)明的范圍。以下將描述有關(guān)電平移位器設(shè)計的示意性實施例，利用NMOS晶體管、PMOS晶體管、反相器、以及其他基本邏輯電路實現(xiàn)這些示意性實施例。本領(lǐng)域技術(shù)人員很容易理解，存在能夠?qū)崿F(xiàn)等效功能的許多變化，而這些示意性實施例僅僅是為了示出目的。圖1(a)示出了電平移位器電路的示意性實施例的框圖。該電路包括第一反相器XI、電感器Cl、電阻器R1、和鎖存電路“鎖存器”。第一反相器Xl利用第一電壓Vl和第二電壓V2之間的電位差工作，該第一反相器Xl的輸入端連接到電平移位器的輸入信號節(jié)點V0，該第一反相器Xi的輸出端連接到電容器Cl的第一端。電容器Cl的第二端連接到鎖存器的輸入節(jié)點。電阻器Rl的第一端連接到第三電壓節(jié)點V3，該電阻器Rl的第二端連接到鎖存器的輸入節(jié)點。最后，鎖存器電路在第四電壓V4和第五電壓V5之間的電位差下工作，該鎖存器電路的輸出節(jié)點連接到電平移位器輸出信號節(jié)點Vout。輸入信號VO的電壓值處于Vl和V2之間，電平移位器的輸出信號Vout的電壓值處于V4和V5之間。根據(jù)具體的應(yīng)用方式，電壓電平Vl到V5中的一些可以相同。電壓Vl到V5中的ー些可以是高有效信號或者低有效信號。為了示出目的，V5的值小于V4的值，V2的值小于Vl的值。抽象的框圖只不出了相關(guān)的工作電壓信號Vl到V5、輸入電壓信號VO,并且，圖I (a)中還存在有輸出電壓信號Vout來表不不意性電平移位器。圖1(b)是示出了根據(jù)圖1(a)的第一實施例的電平移位器的示例性布置方式的更多細節(jié)的示意性電路示意圖。圖1(a)的鎖存器電路“鎖存器”通過圖1(b)中的兩個反相器X2和X3的環(huán)路示意性地實現(xiàn)。反相器X2的輸出端連接到反相器X3的輸入端，反相器X3的輸出端連接到反相器X2的輸入 端。利用電壓V4 = VH和電壓V5 = VL之間的電位差來驅(qū)動反相器X2和X3，其中，VH大于VL。電阻器Rl的第一端還連接到電壓V3 = VH。而且，利用電壓Vl = Vh和接地電壓V2之間的電位差來驅(qū)動反相器XI。VIP是電平移位器的輸入信號節(jié)點，DRV_P是電平移位器的輸出信號節(jié)點。本領(lǐng)域技術(shù)人員很容易了解，存在許多種變化來實現(xiàn)等效功能，這些示意性實施例僅僅是為了示出目的。鎖存器可以通過其他觸發(fā)器電路而不是兩個反相器環(huán)路來實現(xiàn)。以下描述了圖1(b)中所示出的電平移位器的工作方式。如上所述，包括了反相器X2和X3的鎖存器電路的一端通過節(jié)點VX表示，鎖存器電路的另一端連接到節(jié)點DRV_P。而且，反相元件Xl的輸出端由節(jié)點Va表示。VCl表示電容器Cl兩端的電位差。假設(shè)，在初始狀態(tài)，將低于反相器Xl的電路閾值的電壓Vss作為輸入信號VIP輸入到反相器XI。在這種情況下，電壓Vh從反相器Xl輸出，節(jié)點Va上的電位變?yōu)殡妷篤h。由于節(jié)點VX設(shè)置為電壓VH，因此，電容器C I兩端的電位差VC I變?yōu)殡娢籌 Vh-VH |，DRV_P的電位等于電壓VL的電位。 接下來，假設(shè)將高于反相器Xl的電路閾值的電壓Vcc作為輸入信號VIP輸入到反相器XI。然后，電壓V2(在這種情況下，為地電位)從反相器Xl輸出，節(jié)點Va設(shè)置到接地電壓=V2。當節(jié)點Va的電位從電壓Vh變化到電壓V2時，電容器Cl兩端的電位差VCl馬上保持到I Vh-VH I，并且，由于電容耦合，節(jié)點Va上的電位導致Vx上的轉(zhuǎn)換變?yōu)閂H- (Vh_V2)=VH-Vh，其中，V2 =接地電壓。在這里，如果相應(yīng)的電壓VH、VL、Vh和接地電壓設(shè)置為使得節(jié)點VX上的電位低于Xl的閾值電壓，也就是說，VH-Vh < (VH+VL) /2，則節(jié)點VX上的電位和節(jié)點DRV_P上的電位被反相，從而使得節(jié)點VX設(shè)置為VL，節(jié)點DRV_P設(shè)置為電壓VH。當節(jié)點VX上的電位和DRV_P上的電位被反相并且變得穩(wěn)定吋，電位差VCl變?yōu)閂L。此外，假設(shè)低于反相器Xl的電路閾值的電壓Vss接下來作為輸入信號VIP輸入到反相器XI。然后，電壓Vh從反相器Xl輸出，節(jié)點Va設(shè)置為電壓Vh。當節(jié)點Va上的電位從接地電壓V2變化為電壓Vh時，電容器Cl兩端的電位差VC I保持在VL，并且，由于電容耦合，節(jié)點Va上的電位導致Vx轉(zhuǎn)換為VL+Vh。在這里，如果相應(yīng)的電壓VH、VL、Vh和接地電壓設(shè)置為使得節(jié)點VX上的電位低于X3的閾值電壓，也就是說，VL+Vh < (VH+VL) /2，則節(jié)點VX上的電位和節(jié)點DRV_P上的電位被反相，從而使得節(jié)點VX設(shè)置為VH，節(jié)點DRV_P設(shè)置為電壓VL。當節(jié)點VX上的電位和DRV_P上的電位被反相并且變得穩(wěn)定吋，電位差VCl變?yōu)閂H-Vh。Rl的目的是在高阻抗輸入期間，將鎖存器的輸入限定到高電平。圖1(b)的電壓電平的限制如下所述對于VH，VL,并且 Vh > O
權(quán)利要求
1.一種電平移位器,配置為接收輸入電壓信號并且產(chǎn)生輸出電壓信號，所述電平移位器包括 第一反相器，配置為在第一電壓Vl和第二電壓V2之間的電位差下工作,所述第一電壓Vl在電壓Vl信號節(jié)點處接收到，所述第二電壓V2在電壓V2信號節(jié)點處接收到，所述第一反相器具有輸入端和輸出端，所述第一反相器的輸入端連接到所述電平移位器的輸入節(jié)點； 電容器，具有第一端和第二端，所述電容器的第一端連接到所述第一反相器的輸出端; 電阻器，具有第一端和第二端，所述電阻器的第一端連接到電壓V3信號節(jié)點處的第三電壓V3 ;以及 鎖存器電路，配置為在第四電壓V4和第五電壓V5之間的電位差下工作，所述第四電壓V4在電壓V4信號節(jié)點處接收到，所述第五電壓V5在電壓V5信號節(jié)點處接收到，所述鎖存器具有輸入節(jié)點和輸出節(jié)點，所述輸入節(jié)點連接到所述電阻器的第二端和所述電容器的第ニ端，所述輸出節(jié)點連接到所述電平移位器的輸出節(jié)點。
2.根據(jù)權(quán)利要求I所述的電平移位器，其中，所述電平移位器的輸入電壓信號的值處于電壓Vl的值和電壓V2的值之間，所述電平移位器的輸出電壓信號的值處于電壓V4的值和電壓V5的值之間。
3.根據(jù)權(quán)利要求I所述的電平移位器，其中，所述鎖存器電路具有多個反相器，所述多個反相器包括第一鎖存反相器和第二鎖存反相器，其中，所述第一鎖存反相器的輸出端連接到所述第二鎖存反相器的輸入端，所述第二鎖存反相器的輸出端連接到所述第一鎖存反相器的輸入端。
4.根據(jù)權(quán)利要求I所述的電平移位器，其中，所述電壓V4的值大于V5，并且小于所述電壓Vl的值的兩倍減去所述電壓V5的值。
5.根據(jù)權(quán)利要求I所述的電平移位器，進ー步包括P-晶體管，其中，所述電壓V5信號節(jié)點連接到所述P-晶體管的第一端，所述P-晶體管的第二端連接到第六電壓V6信號節(jié)點，并且所述P-晶體管的柵極連接到第七電壓V7信號節(jié)點。
6.根據(jù)權(quán)利要求I所述的電平移位器，進ー步包括N-晶體管，其中，所述電壓V4信號節(jié)點連接到所述N-晶體管的第一端，所述N-晶體管的第二端連接到第六電壓V6信號節(jié)點，并且所述N-晶體管的柵極連接到第七電壓V7信號節(jié)點。
7.ー種器件，配置為在第一輸入節(jié)點上接收第一輸入電壓信號，在第二輸入節(jié)點上接收第二輸入電壓信號，并且進一歩產(chǎn)生輸出，所述器件包括 第一反相器，配置為在電壓VPl信號節(jié)點處的所述第一反相器的第一電壓VP I和電壓VP2信號節(jié)點處的所述第一反相器的第二電壓VP2之間的電位差下工作，所述第一反相器具有輸入端和輸出端，所述第一反相器的輸入端連接到所述器件的所述第一輸入節(jié)點； 第一電容器，具有第一端和第二端，所述第一電容器的第一端連接到所述第一反相器的輸出端； 第一電阻器，具有第一端和第二端，所述第一電阻器的第一端連接到電壓VP3信號節(jié)點處的所述第一電阻器的第三電壓VP3 ； 第一鎖存器電路，配置為在電壓VP4信號節(jié)點處的所述第一鎖存器的第四電壓VP4和電壓VP5信號節(jié)點處的所述第一鎖存器的第五電壓VP5之間的電位差下工作，所述鎖存器具有輸入節(jié)點和輸出節(jié)點，所述鎖存器的輸入節(jié)點連接到所述第一電阻器的第二端和所述第一電容器的第二端； 第一 P-晶體管，其中，所述電壓VP5信號節(jié)點連接到所述第一 P-晶體管的第一端，所述第一 P-晶體管的第二端連接到所述第一 P-晶體管的第六電壓VP6信號節(jié)點，所述第一P-晶體管的柵極連接到所述第一 P-晶體管的第七電壓VP7信號節(jié)點； 第一鎖存器輸出反相器，具有輸入端和輸出端，所述第一鎖存器輸出反相器的輸入端連接到所述第一鎖存器的輸出端，分別由電壓V8信號節(jié)點處的電壓V8和電壓V9信號節(jié)點處的電壓V9驅(qū)動； 第二 P-晶體管，所述第二 P-晶體管的柵極連接到所述第一鎖存器輸出反相器的輸出端，所述第二 P-晶體管的第一端連接到電壓V12信號節(jié)點，所述第二 P-晶體管的第二端連接到所述器件的輸出端； 第二反相器，配置為在電壓VNl信號節(jié)點處的所述第二反相器的第一電壓VNl和電壓VN2信號節(jié)點處的所述第二反相器的第二電壓VN2之間的電位差下工作，所述第二反相器具有輸入端和輸出端，所述第二反相器的輸入端連接到所述器件的所述第二輸入節(jié)點；第二電容器，具有第一端和第二端，所述第二電容器的第一端連接到所述第二反相器的輸出端； 第二電阻器，具有第一端和第二端，所述第二電阻器的第一端連接到電壓VN3信號節(jié)點處的所述第二晶體管的第三電壓VN3 ； 第二鎖存器電路，配置為在電壓VN4信號節(jié)點處的所述第二鎖存器的第四電壓VN4和電壓VN5信號節(jié)點處的所述第二鎖存器的第五電壓VN5之間的電位差下工作，所述第二鎖存器電路還具有輸入節(jié)點和輸出節(jié)點，所述第二鎖存器電路的輸入節(jié)點連接到所述第二電阻器的第二端和所述第二電容器的第二端； 第一 N-晶體管，其中，所述電壓VN4信號節(jié)點連接到所述第一 N-晶體管的第一端，所述第一 N-晶體管的第二端連接到所述第一 N-晶體管的第六電壓VN6信號節(jié)點，所述第一N-晶體管的柵極連接到所述第一 N-晶體管的第七電壓VN7信號節(jié)點； 第二鎖存器輸出反相器，具有輸入端和輸出端，分別由電壓Vio信號節(jié)點處的電壓VlO和電壓Vll信號節(jié)點處的電壓Vll驅(qū)動，所述第二鎖存器輸出反相器的輸入端連接到所述第二鎖存器的輸出端；以及 第二 N-晶體管，所述第二 N-晶體管的柵極連接到所述第二鎖存器輸出反相器的輸出端，所述第二 N-晶體管的第一端連接到電壓V13信號節(jié)點，所述第二 N-晶體管的第二端連接到所述器件的輸出端。
8.根據(jù)權(quán)利要求10所述的器件，其中，連接到所述第一反相器的所述器件的所述第一輸入電壓信號節(jié)點與連接到所述第二反相器的所述器件的所述第二輸入電壓信號節(jié)點相同， 其中，所述第一反相器與所述第二反相器相同。
9.根據(jù)權(quán)利要求10所述的器件，其中，由所述第一反相器接收到的所述器件的所述第ー輸入電壓信號與由所述第二反相器接收到的所述器件的所述第二輸入電壓信號具有非重疊相位。
10.一種運行電平移位器電路的方法，所述電平移位器電路配置為接收輸入電壓信號，并且產(chǎn)生輸出電壓信號，所述方法包括 通過工作在第一電壓VI和第二電壓V2之間的電位差下的第一反相器接收所述輸入電壓信號，并且將所述輸入電壓信號反相，其中，所述第一反相器的輸出端連接到電容器的第一端; 通過所述電容器將經(jīng)反相的輸入電壓信號電容連接到鎖存器電路的輸入端； 通過將所述鎖存器的輸入端經(jīng)由電阻器連接到電壓源而在所述鎖存器的輸入端上保持預定電壓；以及 通過工作在第四電壓V4和第五電壓V5之間的電位差的所述鎖存器產(chǎn)生所述輸出電壓， 該方法進ー步包括 將所述第五電壓V5信號或者所述第四電壓V4信號選擇性地連接到擴展晶體管的第一端，將所述擴展晶體管的第二端連接到第六電壓信號，以及通過第七電壓信號控制所述擴展晶體管的柵極， 該方法進ー步包括 通過根據(jù)權(quán)利要求19所述的方法工作的第一元件電平移位器接收第一輸入電壓信號，并且產(chǎn)生所述第一元件電平移位器的輸出電壓信號，其中，所述擴展晶體管是P-晶體管，所述第一元件電平移位器的電壓V5連接到所述P-晶體管的第一端； 通過由電壓V8和電壓V9驅(qū)動的第一反相器接收第一元件電平移位器的輸出電壓信號，并且產(chǎn)生所述第一反相器的輸出； 通過第二P-晶體管接收所述第一反相器的輸出，其中，所述第二P-晶體管具有第一端和第二端，所述第二 P-晶體管的第一端連接到電壓V12，所述第二 P-晶體管的第二端連接到第一輸出電壓； 通過根據(jù)權(quán)利要求19所述的方法工作的第二元件電平移位器接收第二輸入電壓，其中，所述擴展晶體管是N-晶體管，所述第二元件電平移位器的電壓V4連接到所述N-晶體管的第一端； 通過由電壓VlO和電壓Vll驅(qū)動的第二反相器接收所述第二元件電平移位器的所述輸出電壓信號；以及 通過第二N-晶體管接收所述第二反相器的輸出，其中，所述第二N-晶體管的柵極連接到所述第二反相器的輸出端，所述第二 N-晶體管的第一端連接到電壓V13，所述第二 N-晶體管的第二端連接到所述第一輸出電壓， 其中所述P-晶體管和N-晶體管分別是漏極擴展器件。
全文摘要
本發(fā)明涉及電平移位器設(shè)計，其中涉及一種電平移位器接收輸入電壓信號，并且產(chǎn)生輸出電壓信號。該電平移位器包括第一反相器，配置為在第一電壓V1和第二電壓V2之間的電位差下工作。來自該反相器的輸出通過電容器電容連接到鎖存器電路的輸入端。該電容器具有第一端和第二端，該第一端連接第一反相器的輸出端。該電平移位器具有電阻器，為了將進入到鎖存器電路的輸入固定在期望電壓，該電阻器連接到第三電壓V3，并且連接到電容器。鎖存器電路配置為在第四電壓V4和第五電壓V5之間的電位差下工作。該鎖存器具有輸入節(jié)點和輸出節(jié)點，該輸入節(jié)點連接到電阻器和電容器，該輸出節(jié)點連接到電平移位器的輸出節(jié)點。
文檔編號H03K19/0175GK102684674SQ20111038251
公開日2012年9月19日 申請日期2011年11月24日 優(yōu)先權(quán)日2011年3月18日
發(fā)明者徐英智, 石碩, 索南·艾瑞克, 羅許·艾倫 申請人:臺灣積體電路制造股份有限公司