專利名稱：：低電壓差動信號傳輸器與低電壓差動信號傳輸方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種低電壓差動信號(LVDS)傳輸器，且特別是涉及一種具有預(yù)強(qiáng)調(diào)(pre-emphasis)的低電壓差動信號傳輸器。
背景技術(shù)：
：數(shù)字信號數(shù)據(jù)一般是以二進(jìn)制的數(shù)據(jù)信號來傳送，其例如有二個電壓電平，代表0或1的數(shù)據(jù)。從信號的波形來看，其是以高電平與低電平變化的信號來傳送0/1的數(shù)據(jù)串。然而，由于電路會有電阻與電容構(gòu)成RC的效應(yīng)，導(dǎo)致上升緣(risingside)與下降緣(fallingside)不是呈現(xiàn)階梯的變化，更因此導(dǎo)致數(shù)據(jù)判斷的錯誤。圖1示出了RC延遲效應(yīng)的現(xiàn)象示意圖。參閱圖1，以簡單的RC電路IOO而言，當(dāng)一個理想的脈沖信號輸入后，傳送到另一端輸出后輸出。輸入的脈沖信號的低電平代表O數(shù)據(jù)，且高電平代表l數(shù)據(jù)。輸出的脈沖信號由于RC電路的效應(yīng)，其上升緣與下降都有延遲，可能導(dǎo)致判別數(shù)據(jù)的錯誤。為了解決此問題，傳統(tǒng)技術(shù)提出預(yù)強(qiáng)調(diào)(pre-emphasis)的信號處理才幾制。圖2示出了傳統(tǒng)預(yù)強(qiáng)調(diào)機(jī)制示意圖。參閱圖2,數(shù)據(jù)信號102有二個電平，由低電平到高電平的位置是上升緣，另外由高電平到低電平的位置是下降緣。為了避免RC延遲的效應(yīng)，例如，預(yù)強(qiáng)調(diào)信號104在對應(yīng)的上升緣與下降緣的地方被產(chǎn)生，且將預(yù)強(qiáng)調(diào)信號104加入數(shù)據(jù)信號102,如此可以使在上升緣與下降緣的速度加快，避免數(shù)據(jù)的判讀錯誤。例如圖2的右圖所示、要產(chǎn)生預(yù)強(qiáng)調(diào)信號110的話，可以將數(shù)據(jù)信號106做延遲得到一數(shù)據(jù)延遲信號108,再以此延遲信號與數(shù)據(jù)信號的關(guān)系產(chǎn)生預(yù)強(qiáng)調(diào)信號110。接著描述傳統(tǒng)的信號傳送機(jī)制。圖3示出了傳統(tǒng)低電壓差動信號傳輸器的電路示意圖。參閱圖3，傳統(tǒng)的低電壓差動信號傳輸器有二個相同的電路路徑120、122并聯(lián)連接。電路路徑120包含P型晶體管與N型晶體管，藉由一輸出端OUTP串聯(lián)。二個晶體管的柵極共同連接到一輸入負(fù)電源VINN。電路路徑122也包含P型晶體管與N型晶體管，藉由一輸出端OUTN串聯(lián)。二個晶體管的柵極共同連接到一輸入正電源VINP。二輸出端0UTN、OUTP連接于一負(fù)載128的兩端。電路路徑120與122是連接在二電流源124、126之間，分別由偏壓BP、BN驅(qū)動，且操作在一低電壓源V。。與一地電壓之間。操作上主要是通過二輸出端0UTN、0UTP之間的反向開關(guān)(inverter-typeswitch)來控制。電流源的電流是由OUTP端流出去或是由0UTN流出去，最后再經(jīng)由電阻負(fù)載128產(chǎn)生所需要的差動電壓值。其中，BP和BN是電流源的偏壓，負(fù)責(zé)控制電流大小值。圖3的傳統(tǒng)低電壓差動信號傳輸器并沒有預(yù)強(qiáng)調(diào)的功能。然而，例如美國專利第6288581、6281715、6977534號等文件也并入預(yù)強(qiáng)調(diào)的電路。即使如此，傳統(tǒng)的低電壓差動信號傳輸器仍有進(jìn)一步改進(jìn)的地方。業(yè)者仍繼續(xù)研發(fā)不同的電路設(shè)計，以提升操作效能。
發(fā)明內(nèi)容本發(fā)明提供一種低電壓差動信號傳輸器以及傳輸方法，除了有預(yù)強(qiáng)調(diào)的功能，電路的設(shè)計至少可以減少耗電程度。本發(fā)明提出一種低電壓差動信號傳輸器，接收一數(shù)據(jù)信號、一數(shù)據(jù)反相信號，以及多個邏輯信號。差動信號傳輸器包括一第一階差動信號傳輸電路與一第二階差動信號傳輸電路。第一階差動信號傳輸電路接收數(shù)據(jù)信號與數(shù)據(jù)反相信號，且有一第一輸出端與一第二輸出端。第二階差動信號傳輸電路，受該多個邏輯信號控制，且有一第三輸出端與一第四輸出端，分別與該第一輸出端與該第二輸出端耦接，以產(chǎn)生所要的一預(yù)強(qiáng)調(diào)信號。當(dāng)無須預(yù)強(qiáng)調(diào)信號被產(chǎn)生時，該第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如所述數(shù)據(jù)信號沒有電平變化時，由多個邏輯信號控制的第二階差動信號傳輸電路是處于關(guān)閉狀態(tài)。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如還包括一延遲電路，接收一原始數(shù)據(jù)信號與一時鐘信號，且將原始數(shù)據(jù)信號延遲后產(chǎn)生所述數(shù)據(jù)信號以及數(shù)據(jù)信號的所述數(shù)據(jù)反相信號。更又將數(shù)據(jù)信號延遲一時間后輸出一延遲數(shù)據(jù)信號以及所述延遲數(shù)據(jù)信號的一延遲數(shù)據(jù)反相信號。一脈沖產(chǎn)生器接收所述數(shù)據(jù)信號、所述數(shù)據(jù)反相信號、所述延遲數(shù)據(jù)信號、以及所述延遲數(shù)據(jù)反相信號，依照設(shè)定的一邏輯規(guī)則，輸出所述多個邏輯信號。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如延遲電路包括一第一觸發(fā)器與一第二觸發(fā)器，第一觸發(fā)器接收原始數(shù)據(jù)與時鐘信號，輸出數(shù)據(jù)信號以及數(shù)據(jù)反相信號，第二觸發(fā)器接收數(shù)據(jù)信號與時鐘信號，輸出延遲數(shù)據(jù)信號以及延遲數(shù)據(jù)反相信號。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如脈沖產(chǎn)生器包括一第一電路與一第二電路，第一電路接收數(shù)據(jù)信號以及延遲數(shù)據(jù)信號以產(chǎn)生多個邏輯信號的其二者，第二電路接收數(shù)據(jù)反相信號與延遲數(shù)據(jù)反相信號以產(chǎn)生多個邏輯信號的另其二者，其中，第一電路與第二電路有相同的邏輯操作關(guān)系。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如藉由多個邏輯信號控制第二階差動信號傳輸電路，以產(chǎn)生一正預(yù)強(qiáng)調(diào)信號與一負(fù)預(yù)強(qiáng)調(diào)信號分別給一高電平數(shù)據(jù)信號與一低電平數(shù)據(jù)信號。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如第一階差動信號傳輸電路包括一第一P型晶體管、一第一N型晶體管、一第二P型晶體管與一第二P型晶體管，第一P型晶體管與第一N型晶體管串聯(lián)成一第一路徑且二個柵極連接以接收數(shù)據(jù)信號，第二P型晶體管與第二N型晶體管串聯(lián)成一第二路徑且二個柵極連接以接收數(shù)據(jù)反相信號，且第一路徑與第二路徑并聯(lián)。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如第二階差動信號傳輸電路包括一第一P型晶體管、一第一N型晶體管、一第二P型晶體管與一第二N型晶體管，第一P型晶體管與第一N型晶體管連接于第三輸出端點(diǎn)且構(gòu)成串聯(lián)的一第一路徑，第二P型晶體管與第二N型晶體管連接于第四輸出端點(diǎn)且構(gòu)成串聯(lián)的一第二路徑，第一路徑與第二路徑并聯(lián)，四個晶體管的四個柵極分別接受多個邏輯信號的控制。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如數(shù)據(jù)信號以A表示，數(shù)據(jù)反相信號以AN表示，數(shù)據(jù)信號A的一延遲數(shù)據(jù)信號以B表示，延遲數(shù)據(jù)信號B的一反相信號以BN表示，多個邏輯信號有四個邏輯信號以a、b、c、d表示分別連接到第一P型晶體管、第一N型晶體管、第二P型晶體管與第二N型晶體管的柵極，負(fù)電流輸出以-Im表示、正電流輸出以lM表示，預(yù)強(qiáng)調(diào)負(fù)電流輸出以-IflN表示，預(yù)強(qiáng)調(diào)正電流輸出以Im+In表示，電流In是由第二階差動信號傳輸電路提供，第二階差動信號傳輸電路，配合數(shù)據(jù)信號7A與數(shù)據(jù)反相信號AN的輸入，以執(zhí)行一邏輯真值表與輸出如下:ABANBNabed輸出00111010-IM01100011-IM-IN10011100IM+IN11001010IM本發(fā)明又提供一種低電壓差動信號傳輸器，以傳輸一數(shù)據(jù)信號。差動信號傳輸器包括一控制信號產(chǎn)生電路、一第一階差動信號傳輸電路、一第二階差動信號傳輸電路?？刂菩盘柈a(chǎn)生電路接收數(shù)據(jù)信號以檢查數(shù)據(jù)信號的一電平是一沒變化狀態(tài)；以及如果有變化時決定是一上升狀態(tài)或是一下降狀態(tài)，其中，對應(yīng)三種狀態(tài)，分別輸出三種控制信號。第一階差動信號傳輸電路接收數(shù)據(jù)信號與數(shù)據(jù)反相信號，有一第一輸出端與一第二輸出端。第二階差動信號傳輸電路，接收四個邏輯信號的控制，且有一第三輸出端與一第四輸出端，分別與第一輸出端與第二輸出端耦接，根據(jù)三種控制信號以對應(yīng)產(chǎn)生所要的一預(yù)強(qiáng)調(diào)信號，且當(dāng)在沒變化狀態(tài)時，第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如控制信號產(chǎn)生電路包括一延遲電路，先將數(shù)據(jù)信號延遲后再與一目前數(shù)據(jù)的電平比較，得知三種狀態(tài)之一，以控制第二階差動信號傳輸電路的操作狀態(tài)。依照一實(shí)施例，在所述的低電壓差動信號傳輸器中，例如預(yù)強(qiáng)調(diào)信號的脈沖寬度是一時鐘的一周期時間寬度。本發(fā)明也提供一種低電壓差動信號傳輸方法，以傳輸一數(shù)據(jù)信號。信號傳輸方法包括提供一第一階差動信號傳輸電路，產(chǎn)生一數(shù)據(jù)信號;提供一第二階差動信號傳輸電路，與第一階差動信號傳輸電路耦接，以對數(shù)據(jù)信號的一上升緣與一下降緣產(chǎn)生一預(yù)強(qiáng)調(diào)信號。又，信號傳輸方法還包括提供一控制信號產(chǎn)生電路，產(chǎn)生多個控制信號，以控制第二階差動信號傳輸電路以產(chǎn)生預(yù)強(qiáng)調(diào)信號。且、當(dāng)在數(shù)據(jù)信號的一電平?jīng)]變化時，第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。為讓本發(fā)明的上述和其它目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉專交佳實(shí)施例，并配合附圖，作詳細(xì)說明如下。圖1示出了RC延遲效應(yīng)的現(xiàn)象示意圖。圖2示出了傳統(tǒng)預(yù)強(qiáng)調(diào)機(jī)制示意圖。圖3示出了傳統(tǒng)低電壓差動信號傳輸器的電路示意圖。圖4示出了依據(jù)本發(fā)明實(shí)施例，低電壓差動信號傳輸器的電路示意圖。圖5示出了依據(jù)本發(fā)明一實(shí)施例，延遲電路250的示意圖。圖6示出了依據(jù)本發(fā)明一實(shí)施例，脈沖產(chǎn)生器電路示意圖。圖7示出了依據(jù)本發(fā)明一實(shí)施例，另一種脈沖產(chǎn)生器電路示意圖。圖8示出了根據(jù)本發(fā)明一實(shí)施例，利用圖4的電路傳輸信號的時序圖與真值表。圖9示出了根據(jù)本發(fā)明另一實(shí)施例，利用圖4的電路傳輸信號的時序圖。附圖符號說明100RC電路102數(shù)據(jù)信號104預(yù)強(qiáng)調(diào)信號106數(shù)據(jù)信號108數(shù)據(jù)延遲信號110預(yù)強(qiáng)調(diào)信號120、122:電鴻J各徑124、126:電流源128、212:負(fù)載150主要級LVDS傳輸電路160次要級LVDS傳輸電路200、202:電路路徑204、206、222、224:電流源208.共模電壓檢測模塊210.共模電壓誤差放大器214、216、218、220:晶體管250延遲電路250a、250b:觸發(fā)器252:脈沖產(chǎn)生器254、264:脈沖電路256、258、260、262:晶體管266、268:反相器270:或邏輯門272:與邏輯門。具體實(shí)施例方式本發(fā)明的低電壓差動信號傳輸器是帶有預(yù)強(qiáng)調(diào)的低電壓差動信號傳輸器，除包含一個主要級(primarystage)低電壓差動信號傳輸電路外，再藉由增加一個次要級(secondarystage)的低電壓差動信號傳l命電3各以及其控制電路。當(dāng)欲傳輸?shù)男盘栍凶兓瘯r，輸出電流除了主要級所提供的電流之外又多了一額外的電流，藉此達(dá)到預(yù)強(qiáng)調(diào)的效果。但當(dāng)欲傳輸?shù)男盘枦]有變化時，輸出電流為僅有主要級的電流，次要級的電流會因晶體管開關(guān)關(guān)閉而不會有電流的浪費(fèi)，因此提高了電流的效率。以下舉一些實(shí)施例做為本發(fā)明的說明，但是本發(fā)明不受限于所舉實(shí)施例。為了實(shí)現(xiàn)上述的機(jī)制，例如將欲傳輸?shù)男盘栍糜|發(fā)器產(chǎn)生延遲信號及其反相信號，再將這些信號輸入脈沖產(chǎn)生器以產(chǎn)生次要級的控制信號以達(dá)到預(yù)強(qiáng)調(diào)并且不會浪費(fèi)電流的目的。圖4示出了依據(jù)本發(fā)明實(shí)施例，低電壓差動信號傳輸器的電路示意圖。低電壓差動信號傳輸器包括一主要級LVDS傳輸電路150,—次要級LVDS傳輸電路160，以及一控制信號產(chǎn)生電路250+252。參閱圖4,主要級LVDS傳輸電路150例如包括對稱的電路路徑200與電路路徑202。電路路徑200由一P型晶體管與一N型晶體管串聯(lián)，且連接點(diǎn)做為一輸出端點(diǎn)OUTP。二晶體管的柵極共同連接以接收一數(shù)據(jù)信號AN。電路路徑202也是由一P型晶體管與一N型晶體管串聯(lián)，且連接點(diǎn)做為另一輸出端點(diǎn)OUTN。二晶體管的柵極共同連接以接收一數(shù)據(jù)信號A。反相數(shù)據(jù)信號AN是數(shù)據(jù)信號A的反相信號。電路路徑200與電路路徑202并聯(lián)構(gòu)成一電流導(dǎo)引電^各(currentsteeringcircuit)且連4妄在二個電流源204、206之間。電流源204由BP信號驅(qū)動產(chǎn)生電流IM，其對應(yīng)數(shù)據(jù)信號的電平。一共模電壓檢測模塊(commonmodevoltagesensemodule)208連接在二輸出端點(diǎn)OUTP、0UTN產(chǎn)生一共模誤差電壓Vs。共模誤差電壓Vs與一參考電壓Vcm藉由一個共才莫電壓i吳差力文大器(commonmodevoltageerroramplifier)210產(chǎn)生馬區(qū)動信號給電流源206。數(shù)據(jù)信號A與反相數(shù)據(jù)信號AN的產(chǎn)生，以及其它所需的控制信號，例如是藉由控制信號產(chǎn)生電路250+252產(chǎn)生，后面會有較詳細(xì)的描述。本發(fā)明的次要級LVDS傳輸電路16G與主要級LVDS傳輸電路150,會對數(shù)據(jù)信號以產(chǎn)生預(yù)強(qiáng)調(diào)的效果。次要級LVDS傳輸電路160的基本電路與主要級LVDS傳輸電路150例如大致上相同，但是控制方式不同。次要級LVDS傳輸電路160例如包括由二個對稱的電路路徑組成一電流導(dǎo)引單元。一電路路徑例如是由一P型晶體管214與一N型晶體管216串聯(lián)所組成，且連接點(diǎn)與輸出端點(diǎn)OUTN連接。二晶體管的柵極分別接受控制信號a與b的控制。另一電路路徑也是由一P型晶體管218與一N型晶體管220串聯(lián)所組成，且連接點(diǎn)與輸出端點(diǎn)OUTP連接。另外二電流源222、224用以產(chǎn)生預(yù)先增加的預(yù)強(qiáng)調(diào)電流IN，迭加在數(shù)據(jù)信號的電流L上。由輸出端點(diǎn)OUTP與輸出端點(diǎn)OUTN之間有負(fù)載212,所產(chǎn)生的電流lout會流經(jīng)負(fù)載212，產(chǎn)生所需要的數(shù)據(jù)信號的電平。以下繼續(xù)描述控制電路與預(yù)強(qiáng)調(diào)信號產(chǎn)生機(jī)制。原始數(shù)據(jù)信號DATA與一操作時鐘CLK會先輸入到一延遲電路250。數(shù)據(jù)信號的每一信號周期有一電平代表一位的數(shù)據(jù)。數(shù)據(jù)信號在時間軸上代表一數(shù)據(jù)串的輸入。前一位數(shù)據(jù)與后一位數(shù)據(jù)的變化可能是10、01、00、或11的四種情形。數(shù)據(jù)延遲電路250主要是要將數(shù)據(jù)信號做一延遲，以允許前周期的數(shù)據(jù)與目前周期的數(shù)據(jù)做比較，以得知數(shù)據(jù)電平的變化是何種狀態(tài)，其基本上有三種狀態(tài)由低電平(O)變化到高電平(l)、由高電平(l)變化到低電平(O)、以及電平?jīng)]有變化。電平?jīng)]有變化的情形又可以是維持在高電平(11)或是維持在低電平(00)。因此，也可以細(xì)分為四種狀態(tài)01、10、11、以及OO。配合上述的機(jī)制，延遲電路250對應(yīng)原始數(shù)據(jù)信號DATA產(chǎn)生數(shù)據(jù)信號A與其反相的數(shù)據(jù)反相信號AN。另外經(jīng)適當(dāng)延遲后產(chǎn)生延遲數(shù)據(jù)信號B與其反相的延遲數(shù)據(jù)反相信號BN。另夕卜，脈沖產(chǎn)生器252才艮據(jù)輸入的信號A、B、AN、BN,產(chǎn)生四個控制信號a、b、c、d,分別控制四個晶體管214、216、218、220的開與關(guān)。由于次要級LVDS傳輸電路160的輸出端與主要級LVDS傳輸電路150是連接在一起，因此由次要級LVDS傳輸電路160產(chǎn)生的預(yù)強(qiáng)調(diào)電流"會與電流Im迭加。次要級LVDS傳輸電路160在無須產(chǎn)生預(yù)強(qiáng)調(diào)電流Iw時，會被控制在關(guān)閉狀態(tài)。延遲電路250與脈沖產(chǎn)生器252的電3各可以有多種變化，以下舉一些實(shí)施例。圖5示出了依據(jù)本發(fā)明一實(shí)施例，延遲電路250的示意圖。參閱圖5，本發(fā)明的延遲電路250例如是由二個觸發(fā)器(flip-flop)所構(gòu)成。前級觸發(fā)器250a接收原始數(shù)據(jù)信號DATA與時鐘信號CLK，由時鐘信號CLK的控制，產(chǎn)生信號A以及反相的信號AN。后級觸發(fā)器250b接收信號A以及時鐘信號CLK，而輸出信號B以及反相的信號BN。換句話說，信號B是信號A被延遲后的信號，延遲的量足以正確比較信號B及信號A,得到變化狀態(tài)即可。上述的延遲電路250不必限定是以觸發(fā)器達(dá)成，其例如也可以利用反相器(inverter)達(dá)成。依照本發(fā)明一實(shí)施例，為了能控制次要級LVDS傳輸電路，使當(dāng)需要預(yù)強(qiáng)調(diào)信號才將其開啟，無需要預(yù)強(qiáng)調(diào)信號時將其關(guān)閉，其需要一些控制信號。配合圖4的電路，其需要產(chǎn)生四個控制信號a、b、c、d，又可稱為邏輯信號來控制次要級LVDS傳輸電路160的晶體管開關(guān)。產(chǎn)生的邏輯真值表(truthtable)與輸出(Iout)如下:ABANBNabed輸出00111010-IM01100011-IM-IN10011100IM+IN11001010IM其中，-lM代表數(shù)據(jù)低電平，lM代表數(shù)據(jù)高電平，-IM-"代表預(yù)強(qiáng)調(diào)后的數(shù)據(jù)低電平，IM+L代表預(yù)強(qiáng)調(diào)后的數(shù)據(jù)高電平。本發(fā)明提出的電路安排當(dāng)A與B相同時，數(shù)據(jù)lM僅由主要級LVDS傳輸電路150輸出，因此需藉由控制信號a、b、c、d將次要級LVDS傳輸電路160適時關(guān)閉。例如A與B相同時，a=l，b=0。在圖4中，由于P型晶體管是由高電平關(guān)閉，N型晶體管是由低電平關(guān)閉，信號a與b關(guān)閉晶體管214、216。又，圖4中的晶體管對稱關(guān)系，將P型晶體管與N型晶體管互換也可以維持，其操作機(jī)制不變。脈沖產(chǎn)生器252須要產(chǎn)生上述的關(guān)系產(chǎn)生控制信號a、b、c、d。圖6示出了依據(jù)本發(fā)明一實(shí)施例，脈沖產(chǎn)生器電路示意圖。參閱圖6，脈沖產(chǎn)生器252包含二個脈沖電路254、264。脈沖電路254例如是由二個P型晶體管258、260、與二個N型晶體管256、262所構(gòu)成，根據(jù)信號A與B以產(chǎn)生信號a與b。脈沖電路264例如與脈沖電路254相同，但是根據(jù)信號AN與BN以產(chǎn)生信號c與d。然而，圖6不是達(dá)成脈沖產(chǎn)生器252的唯一設(shè)計。圖7示出了依據(jù)本發(fā)明一實(shí)施例，另一種脈沖產(chǎn)生器電路示意圖。參閱圖7，二個脈沖電路254、264也可以是由二個反相器266、268、一個或邏輯門(ORgate)270以及一個與邏輯門(ANDgate)272。又，二個脈沖電路254、264也可以由不相同的電路達(dá)成。以下舉一些實(shí)例說明信號之間的時序關(guān)系。圖8示出了根據(jù)本發(fā)明一實(shí)施例，利用圖4的電路傳輸信號的時序圖與真值表。參閱圖8，原始數(shù)據(jù)DATA是要傳輸?shù)臄?shù)據(jù)、例如010011010。時鐘CLK用來產(chǎn)生數(shù)據(jù)信號A與延遲數(shù)據(jù)信號B。在此實(shí)施例中，數(shù)據(jù)周期例如是一時鐘周期。正或負(fù)的電流Im是由主要級LVDS傳輸電路150提供。正或負(fù)的電流In是由次要級LVDS傳輸電路160提供。在00與11的數(shù)據(jù)順序中，第二個數(shù)據(jù)不會產(chǎn)生電流IN，因此至少可以節(jié)省次要級LVDS傳輸電路160的耗電。圖9示出了根據(jù)本發(fā)明另一實(shí)施例，利用圖4的電路傳輸信號的時序圖。參閱圖9，原始數(shù)據(jù)DATA的內(nèi)容例如也是010011010，但是時鐘信號CLK的時鐘周期例如是信號周期的一半，如此也可以縮短預(yù)強(qiáng)調(diào)信號的時間寬度。本發(fā)明并入適當(dāng)?shù)目刂茩C(jī)制，可以僅在數(shù)據(jù)有變化時才產(chǎn)生預(yù)強(qiáng)調(diào)信號。數(shù)據(jù)沒有變化時無須產(chǎn)生預(yù)強(qiáng)調(diào)信號。雖然本發(fā)明已以較佳實(shí)施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明發(fā)精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護(hù)范圍當(dāng)視本發(fā)明的申請專利范圍所界定者為準(zhǔn)。權(quán)利要求1.一種低電壓差動信號傳輸器，接收一數(shù)據(jù)信號、一數(shù)據(jù)反相信號，以及多個邏輯信號，該差動信號傳輸器包括一第一階差動信號傳輸電路，接收該數(shù)據(jù)信號與該數(shù)據(jù)反相信號，具有一第一輸出端與一第二輸出端；以及一第二階差動信號傳輸電路，受該多個邏輯信號的控制，且具有一第三輸出端與一第四輸出端，分別與該第一輸出端與該第二輸出端耦接，以產(chǎn)生所要的一預(yù)強(qiáng)調(diào)信號，且當(dāng)無需產(chǎn)生預(yù)強(qiáng)調(diào)信號時，該第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。2.如權(quán)利要求1所述的低電壓差動信號傳輸器，其中，該數(shù)據(jù)信號沒有電平變化時，由該多個邏輯信號控制的該第二階差動信號傳輸電路處于該關(guān)閉狀態(tài)。3.如權(quán)利要求1所述的低電壓差動信號傳輸器，還包括一延遲電路，接收一原始數(shù)據(jù)信號與一時鐘信號，且將該原始數(shù)據(jù)信號延遲后產(chǎn)生該數(shù)據(jù)信號以及該數(shù)據(jù)信號的該數(shù)據(jù)反相信號，更又將該數(shù)據(jù)信號延遲一時間后輸出一延遲數(shù)據(jù)信號以及該延遲數(shù)據(jù)信號的一延遲數(shù)據(jù)反相信號；以及一脈沖產(chǎn)生器，接收該數(shù)據(jù)信號、該數(shù)據(jù)反相信號、該延遲數(shù)據(jù)信號、以及該延遲數(shù)據(jù)反相信號，依照設(shè)定的一邏輯規(guī)則，輸出該多個邏輯信號。4.如權(quán)利要求3所述的低電壓差動信號傳輸器，其中，該延遲電路包括一第一觸發(fā)器與一第二觸發(fā)器，該第一觸發(fā)器接收該原始數(shù)據(jù)與該時鐘信號，輸出該數(shù)據(jù)信號以及該數(shù)據(jù)反相信號，該第二觸發(fā)器接收該數(shù)據(jù)信號與該時鐘信號，輸出該延遲數(shù)據(jù)信號以及該延遲數(shù)據(jù)反相信號。5.如權(quán)利要求1所述的低電壓差動信號傳輸器，其中，該脈沖產(chǎn)生器包括一第一電路與一第二電路，該第一電路接收該數(shù)據(jù)信號以及該延遲數(shù)據(jù)信號以產(chǎn)生該多個邏輯信號的其二者，該第二電路接收該數(shù)據(jù)反相信號與該延遲數(shù)據(jù)反相信號以產(chǎn)生該多個邏輯信號的另其二者，其中，該第一電路與該第二電路有相同的邏輯操作關(guān)系。6.如權(quán)利要求1所述的低電壓差動信號傳輸器，其中，藉由該多個邏輯信號控制該第二階差動信號傳輸電路，以產(chǎn)生一正預(yù)強(qiáng)調(diào)信號與一負(fù)預(yù)強(qiáng)調(diào)信號分別給一高電平數(shù)據(jù)信號與一低電平數(shù)據(jù)信號。7.如權(quán)利要求l所述的低電壓差動信號傳輸器，其中，該第一階差動信號傳輸電路包括一第一P型晶體管、一第一N型晶體管、一第二P型晶體管與一第二P型晶體管，該第一P型晶體管與該第一N型晶體管串聯(lián)成一第一路徑且二個柵極連接以接收該數(shù)據(jù)信號，該第二P型晶體管與該第二N型晶體管串聯(lián)成一第二路徑且二個柵極連接以接收該數(shù)據(jù)反相信號，且該第一路徑與該第二路徑并聯(lián)。8.如權(quán)利要求1所述的低電壓差動信號傳輸器，其中，該第二階差動信號傳輸電路包括一第一P型晶體管、一第一N型晶體管、一第二P型晶體管與一第二N型晶體管，該第一P型晶體管與該第一N型晶體管連接于該第三輸出端點(diǎn)且構(gòu)成串聯(lián)的一第一路徑，該第二P型晶體管與該第二N型晶體管連接于該第四輸出端點(diǎn)且構(gòu)成串聯(lián)的一第二路徑，該第一路徑與該第二路徑并聯(lián)，該四個晶體管的四個柵極分別接受該多個邏輯信號的控制。9.如權(quán)利要求8所述的低電壓差動信號傳輸器，其中，該第一路徑與該第二路徑是并聯(lián)在二個電流源之間。10.如權(quán)利要求8所述的低電壓差動信號傳輸器，還包括一電路，檢查該數(shù)據(jù)信號的電平是否有變化，當(dāng)沒有電平變化時關(guān)閉該第二階差動信號傳輸電路。11.如權(quán)利要求8所述的低電壓差動信號傳輸器，其中，該數(shù)據(jù)信號以A表示，該數(shù)據(jù)反相信號以AN表示，該數(shù)據(jù)信號A的一延遲數(shù)據(jù)信號以B表示，該延遲數(shù)據(jù)信號B的一反相信號以BN表示，該多個邏輯信號有四個邏輯信號以a、b、c、d表示分別連接到該第一P型晶體管、該第一N型晶體管、該第二P型晶體管與該第二N型晶體管的柵極，負(fù)電流輸出以-lM表示、正電流輸出以lM表示，預(yù)強(qiáng)調(diào)負(fù)電流輸出以-IflN表示，預(yù)強(qiáng)調(diào)正電流輸出以IM+IN表示，電流Iw是由該第二階差動信號傳輸電路提供，配合該數(shù)據(jù)信號A與該數(shù)據(jù)反相信號AN的輸入，以執(zhí)行一邏輯真值表與輸出如下<table>tableseeoriginaldocumentpage3</column></row><table>12.如權(quán)利要求11所述的低電壓差動信號傳輸器，其中，該數(shù)據(jù)信號A、該數(shù)據(jù)反相信號AN、該延遲數(shù)據(jù)信號B與該延遲反相信號BN是藉由一延遲電路，接收一原始數(shù)據(jù)信號與一時鐘信號后產(chǎn)生。13.如權(quán)利要求12所述的低電壓差動信號傳輸器，其中，該四個邏輯信號a、b、c、d是藉由一脈沖產(chǎn)生器，根據(jù)該數(shù)據(jù)信號A、該數(shù)據(jù)反相信號AN、該延遲數(shù)據(jù)信號B與該延遲反相信號BN的狀態(tài)產(chǎn)生。14.一種低電壓差動信號傳輸器，以傳輸一數(shù)據(jù)信號，該差動信號傳輸器包括一控制信號產(chǎn)生電路，接收該數(shù)據(jù)信號以檢查該數(shù)據(jù)信號的一電平是一沒變化狀態(tài)；以及如果有變化時決定是一上升狀態(tài)或是一下降狀態(tài)，其中，對應(yīng)該三種狀態(tài)，分別輸出三種控制信號；一第一階差動信號傳輸電路，接收該數(shù)據(jù)信號與該數(shù)據(jù)反相信號，具有一第一輸出端與一第二輸出端；以及一第二階差動信號傳輸電路，接收該四個邏輯信號的控制，且具有一第三輸出端與一第四輸出端，分別與該第一輸出端與該第二輸出端耦接，根據(jù)該三種控制信號以對應(yīng)產(chǎn)生所要的一預(yù)強(qiáng)調(diào)信號，且當(dāng)在該沒變化狀態(tài)時，該第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。15.如權(quán)利要求14所述的低電壓差動信號傳輸器，其中，該控制信號產(chǎn)生電路包括一延遲電路，先將該數(shù)據(jù)信號延遲后再與一目前數(shù)據(jù)的該電平比較，得知該三種狀態(tài)之一，以控制該第二階差動信號傳輸電路的操作狀態(tài)。16.如權(quán)利要求14所述的低電壓差動信號傳輸器，其中，該預(yù)強(qiáng)調(diào)信號的脈沖寬度是一時鐘的一周期時間寬度或其分?jǐn)?shù)。17.—種低電壓差動信號傳輸方法，以傳輸一數(shù)據(jù)信號，包括提供一第一階差動信號傳輸電路，產(chǎn)生一數(shù)據(jù)信號；提供一第二階差動信號傳輸電路，與該第一階差動信號傳輸電路耦接，以對該數(shù)據(jù)信號的一上升緣與一下降緣產(chǎn)生一預(yù)強(qiáng)調(diào)信號；以及提供一控制信號產(chǎn)生電路，產(chǎn)生多個控制信號，以控制該第二階差動信號傳輸電路以產(chǎn)生該預(yù)強(qiáng)調(diào)信號，且當(dāng)在該數(shù)據(jù)信號的一電平?jīng)]變化時，該第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。全文摘要一種低電壓差動信號傳輸器，接收一數(shù)據(jù)信號、一數(shù)據(jù)反相信號，以及多個邏輯信號。差動信號傳輸器包括一第一階差動信號傳輸電路與一第二階差動信號傳輸電路。第一階差動信號傳輸電路接收數(shù)據(jù)信號與數(shù)據(jù)反相信號，且有一第一輸出端與一第二輸出端。第二階差動信號傳輸電路，受該多個邏輯信號控制，且有一第三輸出端與一第四輸出端，分別與該第一輸出端與該第二輸出端耦接，以產(chǎn)生所要的一預(yù)強(qiáng)調(diào)信號。當(dāng)無須預(yù)強(qiáng)調(diào)信號被產(chǎn)生時，該第二階差動信號傳輸電路被控制在一關(guān)閉狀態(tài)。文檔編號H03K3/00GK101431487SQ20071018600公開日2009年5月13日申請日期2007年11月9日優(yōu)先權(quán)日2007年11月9日發(fā)明者李柏儒,涂建成,陳健忠申請人:聯(lián)詠科技股份有限公司