專利名稱：延時(shí)鎖相電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及通信領(lǐng)域中的一種延時(shí)鎖相電路，特別適用于高速串
行數(shù)據(jù)處理中的高精度延時(shí)電路，如LCD時(shí)序控制電路。
背景技術(shù)：
現(xiàn)有情況下，當(dāng)高速串行數(shù)據(jù)傳輸?shù)叫酒瑑?nèi)部時(shí)，往往需要將高 速串行數(shù)據(jù)轉(zhuǎn)換成并行數(shù)據(jù)進(jìn)行處理，轉(zhuǎn)換過程中，需要對(duì)數(shù)據(jù)進(jìn)行 采樣，如果時(shí)鐘精度不夠，則會(huì)導(dǎo)致數(shù)據(jù)丟失，影響到信號(hào)傳輸?shù)目?靠性，因此，時(shí)鐘的精度就決定了高速串行數(shù)據(jù)是否能被正確采集。
基于這種背景技術(shù)條件下，本發(fā)明提出一種較高精度延時(shí)鎖相電 路的設(shè)計(jì)，用DLL(延時(shí)鎖相電路)對(duì)數(shù)據(jù)進(jìn)行采樣，本電路用數(shù)字電 路實(shí)現(xiàn)算法，用模擬電路作延時(shí)電路來實(shí)現(xiàn)。

發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題就是提供一種將高速串行數(shù)據(jù)轉(zhuǎn)換 成并行數(shù)據(jù)的延時(shí)鎖相電路(DLL: Delay lockline)，本發(fā)明還具有轉(zhuǎn) 換速度高、功耗低和集成度高等特點(diǎn)。
本發(fā)明的目的是這樣實(shí)現(xiàn)的
本發(fā)明包括延時(shí)測(cè)試電路100、延時(shí)鎖相輸出電路200，所述的 延時(shí)測(cè)試電路100輸出控制總線與延時(shí)鎖相輸出電路200連接，時(shí)鐘 信號(hào)輸入至延時(shí)測(cè)試電路100，生成一系列計(jì)數(shù)器的計(jì)數(shù)控制信號(hào)輸 出到延時(shí)鎖相輸出電路200;被延時(shí)信號(hào)或時(shí)鐘信號(hào)輸入至延時(shí)鎖相
輸出電路200，鎖相輸出電路200根據(jù)計(jì)數(shù)控制信號(hào)進(jìn)行延時(shí)，輸出 延時(shí)信號(hào)。
本發(fā)明延時(shí)測(cè)試電路100包括由延時(shí)鎖相模塊301、觸發(fā)器302-1 至302-3、與非門303構(gòu)成的延時(shí)電路300和由算法電路401、邏輯 控制電路402構(gòu)成的延時(shí)計(jì)算電路400，其中時(shí)鐘信號(hào)輸入至邏輯控 制電路402，邏輯控制電路402通過控制總線分別與算法電路401、 延時(shí)鎖相輸出電路200連接，與非門303的出端與邏輯控制電路402 入端連接，邏輯控制電路402根據(jù)與非門303輸出的檢測(cè)信號(hào)生成一 系列計(jì)數(shù)控制信號(hào)，分別輸入至算法電路401、延時(shí)鎖相輸出電路 200;算法電路401通過控制總線與延時(shí)鎖相模塊301連接，算法電 路401激勵(lì)信號(hào)輸出端與延時(shí)鎖相模塊301、觸發(fā)器302-1、與非門 303的入端并接，算法電路401通過控制總線控制延時(shí)鎖相模塊301 的延遲時(shí)間，算法電路401將產(chǎn)生的激勵(lì)信號(hào)輸出至延時(shí)鎖相模塊 301、觸發(fā)器302-1、與非門303;延時(shí)鎖相模塊301的出端與觸發(fā)器 302-1至302-3的入端CK并接，觸發(fā)器302-1的出端與觸發(fā)器302-2、 與非門303的入端并接，觸發(fā)器302-2的出端與觸發(fā)器302-3、與非 門303的入端并接，延時(shí)鎖相模塊301輸出激勵(lì)信號(hào)至觸發(fā)器302-1 至302-3的CK端，算法電路401輸出激勵(lì)信號(hào)至觸發(fā)器302-1的D 端，激勵(lì)信號(hào)由觸發(fā)器302-1的Q端輸出到觸發(fā)器302-2的D端，激 勵(lì)信號(hào)由觸發(fā)器302-2的Q端輸出到觸發(fā)器302-3的D端，激勵(lì)信號(hào) 由觸發(fā)器302-2的Q端輸入到與非門303的入端，與非門303輸出檢 測(cè)信號(hào)。
本發(fā)明延時(shí)鎖相輸出電路200包括由延時(shí)單元500-1至500-N-l 構(gòu)成的N極大延時(shí)單元電路500和由輸出單元600-1至600-N-l構(gòu)成 的輸出單元電路600，N為大于1的自然數(shù)，延時(shí)單元500-1至500-N-l 的各個(gè)入端與延時(shí)測(cè)試電路100連接，被延時(shí)信號(hào)或時(shí)鐘依次串連連 接延時(shí)單元500-1至500-N-l,延時(shí)單元500-1至500-N-l的各個(gè)出 端分別與輸出單元600-1至600-N-l的入端連接，延時(shí)單元500-1至 500-N-l在延時(shí)測(cè)試電路100輸入的計(jì)數(shù)控制信號(hào)的控制下對(duì)被延時(shí) 信號(hào)或時(shí)鐘進(jìn)行延時(shí)輸出至輸出單元600-1至600-N-l,輸出單元 600-1至600-N-l輸出所需的延時(shí)信號(hào)。
本發(fā)明算法電路401采用除法和平均分布算法。
本發(fā)明與背景技術(shù)相比，具有如下優(yōu)點(diǎn)
(1) 本發(fā)明采用延時(shí)鎖相電路200可以實(shí)現(xiàn)對(duì)己有確定時(shí)鐘的 較精確延時(shí)時(shí)間的計(jì)算，又可以實(shí)現(xiàn)對(duì)不確定時(shí)鐘的較精確相對(duì)時(shí)間 的計(jì)算，例如時(shí)鐘周期的1/N,2/N，…(N-1)/N的延時(shí)。
(2) 本發(fā)明各部件采用專用集成電路來實(shí)現(xiàn)，與通用的CMOS Logic工藝完全兼容，不需要增加純邏輯工藝之外的任何MASK，因 此本發(fā)明具有速度高、功耗低和集成度高等優(yōu)點(diǎn)。


圖1是本發(fā)明的電原理方框圖。
圖2是本發(fā)明延時(shí)測(cè)試電路100的電原理方框圖。
圖3是本發(fā)明延時(shí)鎖相輸出電路200的電原理方框圖。
圖4是本發(fā)明延時(shí)測(cè)試電路100中時(shí)鐘信號(hào)(CLK)與激勵(lì)信號(hào)
(shot)的時(shí)序圖。
圖5是本發(fā)明延時(shí)測(cè)試電路100中激勵(lì)信號(hào)(shot)延遲到1個(gè)時(shí)
鐘周期時(shí)的時(shí)序圖。
具體實(shí)施例方式
參照?qǐng)D1至圖5，本發(fā)明包括延時(shí)測(cè)試電路100、延時(shí)鎖相輸出 電路200，圖1是本發(fā)明的電原理方框圖，實(shí)施例按圖l連接線路。 時(shí)鐘信號(hào)輸入至延時(shí)測(cè)試電路100，生成一系列計(jì)數(shù)器的計(jì)數(shù)控制信 號(hào)輸出到延時(shí)鎖相輸出電路200，被延時(shí)信號(hào)或時(shí)鐘信號(hào)輸入至延時(shí) 鎖相輸出電路200，鎖相輸出電路200根據(jù)計(jì)數(shù)控制信號(hào)進(jìn)行延時(shí)， 輸出延時(shí)信號(hào)。
本發(fā)明延時(shí)測(cè)試電路100包括由延時(shí)鎖相模塊301、觸發(fā)器302-1 至302-3、與非門303構(gòu)成的延時(shí)電路300和由算法電路401、邏輯 控制電路402構(gòu)成的延時(shí)計(jì)算電路400，圖2是本發(fā)明延時(shí)測(cè)試電路 100的電原理方框圖，實(shí)施例按圖2連接線路。其中邏輯控制電路402 根據(jù)與非門303輸出的檢測(cè)信號(hào)生成一系列計(jì)數(shù)控制信號(hào)，分別輸入 至算法電路401、延時(shí)鎖相輸出電路200，算法電路401通過控制總 線控制延時(shí)鎖相模塊301的延遲時(shí)間，算法電路401將產(chǎn)生的激勵(lì)信 號(hào)輸出至延時(shí)鎖相模塊301、觸發(fā)器302-1、與非門303，延時(shí)鎖相模 塊301輸出激勵(lì)信號(hào)至觸發(fā)器302-1至302-3的CK端，算法電路401 輸出激勵(lì)信號(hào)至觸發(fā)器302-1的D端，激勵(lì)信號(hào)由觸發(fā)器302-1的Q 端輸出到觸發(fā)器302-2的D端，激勵(lì)信號(hào)由觸發(fā)器302-2的Q端輸出 到觸發(fā)器302-3的D端，激勵(lì)信號(hào)由觸發(fā)器302-2的Q端輸入到與非
門303的入端，與非門303輸出檢測(cè)信號(hào)。算法電路401采用除法和 平均分布算法。
本發(fā)明延時(shí)鎖相輸出電路200包括由延時(shí)單元500-1至500-N-1 構(gòu)成的N極大延時(shí)單元電路500和由輸出單元600-1至600-N-1構(gòu)成 的輸出單元電路600， N為大于1的自然數(shù)，圖3是本發(fā)明延時(shí)鎖相 輸出電路200的電原理方框圖，實(shí)施例按圖3連接線路。延時(shí)單元 500-1至500-N-1在延時(shí)測(cè)試電路100輸入的計(jì)數(shù)控制信號(hào)的控制下 對(duì)被延時(shí)信號(hào)或時(shí)鐘進(jìn)行延時(shí)輸出至輸出單元600-1至600-N-l，輸 出單元600-1至600-N-1輸出所需的延時(shí)信號(hào)。N極大延時(shí)單元和輸 出單元都是相同的。以確保N極大延時(shí)單元的延遲時(shí)間是相同的。
本發(fā)明N極大延時(shí)單元500，包含權(quán)值為2n的(n=0，l,2,3...)的 延時(shí)單元500-1至500-N-l。該延時(shí)單元500-1至500-N-1由二選一 電路分開，二選一電路單位由一個(gè)buffer構(gòu)成。延時(shí)單元500-1至 500-N-1的極數(shù)M根據(jù)延時(shí)時(shí)間T/N來決定。那么M根總線就是N 極大延時(shí)單元500的時(shí)間計(jì)數(shù)總線。極數(shù)M通過仿真來選擇，使得
最快和最慢仿真條件都能滿足要求。
如圖2所示，時(shí)鐘信號(hào)(CLK)作為延時(shí)測(cè)試電路100的輸入，用 算法電路401得到一個(gè)高電平寬度為一個(gè)時(shí)鐘周期T的激勵(lì)信號(hào)，圖 4是本發(fā)明延時(shí)測(cè)試電路100中時(shí)鐘信號(hào)(CLK)與激勵(lì)信號(hào)(shot)的時(shí) 序圖，激勵(lì)信號(hào)的間隔有K個(gè)時(shí)鐘周期，K可以由設(shè)計(jì)者設(shè)定。激 勵(lì)信號(hào)作為延時(shí)鎖相模塊301的輸入。
本發(fā)明簡(jiǎn)要工作原理如下當(dāng)電路剛開始工作時(shí)，延時(shí)計(jì)算電路
400中的計(jì)數(shù)器從0開始計(jì)數(shù)，對(duì)激勵(lì)信號(hào)(shot)的延時(shí)小于一個(gè)時(shí)鐘 周期T，見圖4時(shí)鐘信號(hào)(CLK)與激勵(lì)信號(hào)(shot)的時(shí)序圖，用激勵(lì) l(shotl)采shot的高電平，所以Q1為高，檢測(cè)信號(hào)(DETECT)為低電平。
隨著計(jì)數(shù)器計(jì)數(shù)值的增加，shot信號(hào)被延遲時(shí)間的漸漸增大。當(dāng) shotl的上升沿被延遲過了 shot的下降沿時(shí)，用shotl采shot信號(hào)的 低電平，所以Q1為低，再經(jīng)過2個(gè)計(jì)數(shù)后，3個(gè)觸發(fā)器(DFF) 302-1 至302-3都輸出低電平，這也是為了濾除可能的電壓毛刺等錯(cuò)誤動(dòng)作。 此時(shí)檢測(cè)信號(hào)(DETECT)為高電平，圖5是本發(fā)明延時(shí)測(cè)試電路100 中激勵(lì)信號(hào)(shot)延遲到1個(gè)時(shí)鐘周期時(shí)的時(shí)序圖，此時(shí)邏輯控制電 路402記下此時(shí)的總計(jì)數(shù)值counter—all-Nl，得到計(jì)數(shù)器計(jì)數(shù)總值 counter一all-Nl后，(counter—all-Nl) /N就是N極延時(shí)每一級(jí)應(yīng)該延 時(shí)的最小延時(shí)單元段數(shù)。
把得到的每一級(jí)計(jì)數(shù)器的計(jì)數(shù)值輸出到延時(shí)鎖相輸出電路，那么 在N個(gè)輸出端就得到了 T/N， 2T/N， 3T/N， ......(N-1)T/N延時(shí)的延
時(shí)信號(hào)。
實(shí)施例本發(fā)明各電路部件采用相應(yīng)的專用集成電路來實(shí)現(xiàn)，與通 用的CMOS Logic工藝完全兼容，不需要增加純邏輯工藝之外的任何 MASK,因此依據(jù)本發(fā)明制作的電路速度高、功耗低和集成度高。
權(quán)利要求
1、一種延時(shí)鎖相電路，其特征在于包括延時(shí)測(cè)試電路(100)、延時(shí)鎖相輸出電路(200)，所述的延時(shí)測(cè)試電路(100)輸出控制總線與延時(shí)鎖相輸出電路(200)連接，時(shí)鐘信號(hào)輸入至延時(shí)測(cè)試電路(100)，生成一系列計(jì)數(shù)器的計(jì)數(shù)控制信號(hào)輸出到延時(shí)鎖相輸出電路(200)；被延時(shí)信號(hào)或時(shí)鐘信號(hào)輸入至延時(shí)鎖相輸出電路(200)，鎖相輸出電路(200)根據(jù)計(jì)數(shù)控制信號(hào)進(jìn)行延時(shí)，輸出延時(shí)信號(hào)。
2、 根據(jù)權(quán)利要求1所述的延時(shí)鎖相電路，其特征在于延時(shí)測(cè) 試電路(100)包括由延時(shí)鎖相模塊(301)、觸發(fā)器(302-1至302-3)、 與非門(303)構(gòu)成的延時(shí)電路(300)和由算法電路(401)、邏輯控 制電路(402)構(gòu)成的延時(shí)計(jì)算電路(400)，其中時(shí)鐘信號(hào)輸入至邏 輯控制電路(402)，邏輯控制電路(402)通過控制總線分別與算法 電路(401)、延時(shí)鎖相輸出電路(200)連接，與非門(303)的出端 與邏輯控制電路(402)入端連接，邏輯控制電路(402)根據(jù)與非門(303)輸出的檢測(cè)信號(hào)生成一系列計(jì)數(shù)控制信號(hào)，分別輸入至算法 電路(401)、延時(shí)鎖相輸出電路(200);算法電路(401)通過控制 總線與延時(shí)鎖相模塊(301)連接，算法電路(401)激勵(lì)信號(hào)輸出端 與延時(shí)鎖相模塊(301)、觸發(fā)器(302-1)、與非門(303)的入端并 接，算法電路(401)通過控制總線控制延時(shí)鎖相模塊(301)的延遲 時(shí)間，算法電路(401)將產(chǎn)生的激勵(lì)信號(hào)輸出至延時(shí)鎖相模塊(301 )、 觸發(fā)器(302-1)、與非門(303);延時(shí)鎖相模塊(301)的出端與觸 發(fā)器(302-1至302-3)的入端(CK)并接，觸發(fā)器(302-1)的出端 與觸發(fā)器(302-2)、與非門(303)的入端并接，觸發(fā)器(302-2)的 出端與觸發(fā)器(302-3)、與非門(303)的入端并接，延時(shí)鎖相模塊 (301)輸出激勵(lì)信號(hào)至觸發(fā)器(302-1至302-3)的CK端，算法電 路(401)輸出激勵(lì)信號(hào)至觸發(fā)器(302-1)的D端，激勵(lì)信號(hào)由觸發(fā) 器(302-1)的Q端輸出到觸發(fā)器(302-2)的D端，激勵(lì)信號(hào)由觸發(fā) 器(302-2)的Q端輸出到觸發(fā)器(302-3)的D端，激勵(lì)信號(hào)由觸發(fā) 器(302-2)的Q端輸入到與非門(303)的入端，與非門(303)輸 出檢測(cè)信號(hào)。
3、 根據(jù)權(quán)利要求1所述的延時(shí)鎖相電路，其特征在于延時(shí)鎖 相輸出電路(200)包括由延時(shí)單元(500-1至500-N-l)構(gòu)成的N極 大延時(shí)單元電路(500)和由輸出單元(600-1至600-N-l)構(gòu)成的輸 出單元電路(600)，N為大于1的自然數(shù)，延時(shí)單元(500-l至500-N-l) 的各個(gè)入端與延時(shí)測(cè)試電路(100)連接，被延時(shí)信號(hào)或時(shí)鐘依次串 連連接延時(shí)單元(500-1至500-N-l)，延時(shí)單元(500-1至500-N-1) 的各個(gè)出端分別與輸出單元(600-1至600-N-1)的入端連接，延時(shí) 單元(500-1至500-N-l)在延時(shí)測(cè)試電路(100)輸入的計(jì)數(shù)控制信 號(hào)的控制下對(duì)被延時(shí)信號(hào)或時(shí)鐘進(jìn)行延時(shí)輸出至輸出單元(600-1至 600-N-l)，輸出單元(600-1至600-N-l)輸出所需的延時(shí)信號(hào)。
4、 根據(jù)權(quán)利要求1或2所述的延時(shí)鎖相電路，其特征在于算 法電路(401)采用除法和平均分布算法。
全文摘要
本發(fā)明公開了一種延時(shí)鎖相電路，它涉及通信領(lǐng)域中對(duì)時(shí)鐘信號(hào)進(jìn)行延時(shí)處理的數(shù)字信號(hào)處理電路。它包括延時(shí)測(cè)試電路和延時(shí)鎖相輸出電路。本電路可以實(shí)現(xiàn)對(duì)已有確定時(shí)鐘的較精確延時(shí)時(shí)間的計(jì)算，又可以實(shí)現(xiàn)對(duì)不確定時(shí)鐘的較精確相對(duì)時(shí)間的計(jì)算，能夠準(zhǔn)確進(jìn)行高速串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)換。本發(fā)明的延時(shí)鎖相電路與通用的CMOS Logic工藝完全兼容，不需要增加純邏輯工藝之外的任何MASK。本發(fā)明具有速度高、功耗低和集成度高等優(yōu)點(diǎn)，特別適用于通信領(lǐng)域中的高精度延時(shí)電路。
文檔編號(hào)H03K5/13GK101183863SQ20071018541
公開日2008年5月21日 申請(qǐng)日期2007年12月18日 優(yōu)先權(quán)日2007年12月18日
發(fā)明者周永川, 孫晶晶, 斌 李, 李勝利, 田素雷 申請(qǐng)人:中國電子科技集團(tuán)公司第五十四研究所