專利名稱：接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及接口電路，該接口電路用于接收從諸如存儲(chǔ)器和LSI 等的半導(dǎo)體器件輸出的選通信號(hào)和與該選通信號(hào)同步的數(shù)據(jù)信號(hào)，并 且調(diào)節(jié)選通信號(hào)相移量以鎖存數(shù)據(jù)信號(hào)。
背景技術(shù)：
圖13示出了 DDR-SDRAM(雙倍數(shù)據(jù)速率同步動(dòng)態(tài)隨機(jī)訪問(wèn)存儲(chǔ) 器)及其根據(jù)有關(guān)技術(shù)的接口電路。如圖13所示，接口電路110位于 半導(dǎo)體器件102的DDR-SDRAM 103和內(nèi)部電路125之間。接口電路110包括捕獲電路112、可變延遲電路113和延遲調(diào)節(jié) 電路114。在數(shù)據(jù)選通信號(hào)(DQS信號(hào))被可變延遲電路113相移的 時(shí)刻，接口電路110鎖存從DDR-SDRAM 103輸出到捕獲電路112的 數(shù)據(jù)信號(hào)(DQ信號(hào))。被鎖存到捕獲電路112的DQ信號(hào)被輸出到內(nèi) 部電路125。DQS信號(hào)被相移，以便將DQ信號(hào)鎖存在DQ信號(hào)的數(shù)據(jù)有效窗 口的中心。圖14示出了 DQ信號(hào)和相移DQS信號(hào)。DQ信號(hào)和DQS 信號(hào)彼此同相地被輸入到接口電路110。因此，DQS信號(hào)的相移量一 般為90度(經(jīng)過(guò)相移的DQS)，此時(shí)定時(shí)裕度為最大值(參見(jiàn)例如曰 本未審專利申請(qǐng)公開(kāi)第2006-85650號(hào))。參考圖14， DQ信號(hào)的陰影 區(qū)域包括抖動(dòng)、建立時(shí)間、保持時(shí)間等，并且不包括該區(qū)域的周期是 數(shù)據(jù)有效窗口，其中點(diǎn)(中心)是最佳捕獲時(shí)刻。不過(guò)，由于DIMM (雙列直插式內(nèi)存模塊)襯底中的延遲差異， 以及芯片內(nèi)的延遲時(shí)間(tPD)差異等等而導(dǎo)致了 DQ信號(hào)和DQS信
號(hào)之間的相位遲滯，在許多情況下90度的相移不是真正的最佳值。隨 著最近速度增加的趨勢(shì)，定時(shí)裕度正在變得嚴(yán)格起來(lái)。因此，從DDR2 開(kāi)始，使用了對(duì)用于優(yōu)化定時(shí)的相移量進(jìn)行調(diào)節(jié)的技術(shù)。該技術(shù)的典 型例子是在改變延遲相移量的同時(shí)檢測(cè)可讀范圍，并且將相移量設(shè)置 到其中心(在其中定時(shí)裕度為最大值的位置處)。如圖15所示，這種 技術(shù)生成了具有各種DQS信號(hào)相移量的多個(gè)相移的DQS信號(hào)(S12 S16)，檢測(cè)建立限制(X度相移S12)和保持限制(Y度相 移S16)，并且判斷其中間位置((X+Y)/2度相移S14)為最佳定時(shí)(參考，例如日本未審專利申請(qǐng)公開(kāi)第2004-185608號(hào)(Sekiguchi等 人))?；剡^(guò)頭來(lái)參考圖13，接口電路IIO包括可變延遲電路113和延遲 調(diào)節(jié)電路1M，以用于執(zhí)行這種延遲調(diào)節(jié)。可變延遲電路113利用延遲值"M腦LY + tDLYSTE^n來(lái)生成DQS信號(hào)，其中t磁NDLY為最小延遲量，tDLYSTOP為可變延遲的步長(zhǎng)，并且n為O或大于O的整數(shù)。捕獲電路112 利用具有各個(gè)延遲值的DQS信號(hào)來(lái)捕獲DQ信號(hào)，并且期望匹配電路 141檢査是否有值與期望值相匹配，從而判斷讀取是否成功。延遲調(diào)節(jié) 電路114由此檢測(cè)建立限制和保持限制。延遲量計(jì)算電路142計(jì)算其 中間位置作為最佳延遲量，并且延遲設(shè)置電路143將最佳延遲量設(shè)置 為可變延遲電路113的延遲值。不過(guò)，如果速度變得更高一些，并且DDR2的操作頻率(數(shù)據(jù)傳 輸速度)變成800Mbps (DDR2-800)，則無(wú)法檢測(cè)建立限制。因此， 在這種情況下，無(wú)法設(shè)置定時(shí)的最佳值。盡管在操作頻率為大約 667Mbps的情況下允許有輕微的偏移，像在DDR2-667中的那樣，但是 準(zhǔn)確的優(yōu)化對(duì)于800Mbps或更高的頻率而言是必要的，因此需要進(jìn)行 建立限制的檢測(cè)。如果由于DIMM襯底中的延遲差等而使輸入DQ信號(hào)比輸入DQS 信號(hào)更快，或者可變延遲電路113的最小延遲值的限制比建立時(shí)間晚，
則無(wú)法檢測(cè)建立限制。具體地說(shuō)，產(chǎn)生了用于相對(duì)于DQ信號(hào)來(lái)說(shuō)提前 的DQS信號(hào)相位的限制。在這種情況下，盡管是最小延遲，DQ信號(hào) 也被鎖存在數(shù)據(jù)有效窗口內(nèi)，并且因此無(wú)法檢測(cè)建立限制。具體地說(shuō)， 如果輸入DQS信號(hào)被移動(dòng)了 X度的位置是建立限制，并且可變延遲電 路113的最小延遲量是其被移位Z度的位置，如圖16所示，則無(wú)法檢 測(cè)到建立限制。進(jìn)而，即使可變延遲電路113的最小延遲量小于X度， 當(dāng)由于線路延遲等而使輸入DQ信號(hào)快于輸入DQS信號(hào)時(shí)，也難以檢 測(cè)建立限制。下面進(jìn)一步講述上述問(wèn)題。在圖13中，從DDR-SDRAM 103的 DQ引腳131輸出的DQ信號(hào)是Ndl01，以及從DDR-SDRAM 103的 DQS引腳132輸出的DQS信號(hào)是Nql01。如圖17所示，DQ信號(hào)NdlOl 和DQS信號(hào)NqlOl的輸出彼此同相。通過(guò)半導(dǎo)體器件102的DQ引腳121和輸入/輸出緩存123被輸入 到接口電路110的DQ信號(hào)是Nd103，并且從捕獲電路112輸出的DQ 信號(hào)是Ndl04。通過(guò)DQ引腳122和輸入/輸出緩存124被輸入到接口 電路110的可變延遲電路113的DQS信號(hào)是Nq102，并且被可變延遲 電路113相移的DQS信號(hào)是Nql03。如圖17所示，DQ信號(hào)Ndl03 包含抖動(dòng)t TTER。由于線路延遲等，DQS信號(hào)Nql02比DQ信號(hào)Ndl03早tsKEW。DQS信號(hào)Nql03的最佳延遲量是tBSTDLY。具體地說(shuō)，DQS信號(hào)Nql03的上升沿最優(yōu)地位于不包括建立時(shí)間tsETUp和保持時(shí)間tHQLD的數(shù)據(jù)有效窗口的中心(tl03)，如Nql03中所示(最好的)。如果時(shí)鐘周期為tCYC，則DQ信號(hào)的抖動(dòng)是tmTER，建立時(shí)間是tSETUP，保持時(shí)間是tHOLD， DQ信號(hào)和DQS信號(hào)的偏移是tsKEW，最佳 移位量是tesT饑Y，實(shí)際所需的移位量是tACTDIjY，可變延遲電路113的 最小延遲量是tMINDLY，每一個(gè)信號(hào)符合下述公式 . 最大通過(guò)延遲tpASSMAX = tcYC隱tJITTER _ tHOLD - tsKEW 計(jì)算的延遲量tACTDLY = (tMINDLY + tpASSMAX)/2=(tcYC + tMINDLY _ tHOLD _ tjITTER tsKEW)/2 理想延遲量tBSTDLY = (tsETUP _ tsKEW + tpASSMAX)/2=(tcYC - tjITTER + tsETUP _ tHOLD)/2 tgKEW 誤差量 tERROR = tACTDLY - tsSTDLY=(tMINDLY - tsETUP + tsKEW)/2其中tBSTMR = (tcYC - tjITTER _ tsETUP tfiOLD)"當(dāng)tcYC》tMINDLY， tjiTTER， tHOLD， tSKEW時(shí)，tBSTMR》tERROR如果速度變高，則最小延遲量tMmDLY將大于建立時(shí)間tSETUP，并 且其位置tl02遲于建立限制t101，結(jié)果無(wú)法檢測(cè)建立限制t101。因此，在延遲調(diào)節(jié)電路114中可以獲得的最佳延遲量為tACTDLY。因此，DQS信號(hào)Nql03被移位到不包括最小延遲量tM^DLY和保持時(shí)間tHOLD在內(nèi)的中心(tl04)，其偏離了原始最佳延遲位置(tl03) tERROR的值。如 果操作頻率為大約667Mbps，則時(shí)鐘周期tcYc充分地大于tMINDLY，tjITTER' tHOLD， tsKEW， tBSTMR，并且因此，tBSTMR足夠大于前面所述的t腿0R， 使得延遲tERROR不會(huì)引起任何顯著問(wèn)題。不過(guò)，DDR2-800的操作頻率是800Mbps，如圖18所示，并且tMINDLY ， tj!TTER， tHOLD' tsKEW 和tBSTMR的比例相對(duì)于時(shí)鐘周期tcYc來(lái)說(shuō) 顯著的大。在這種情況下，建立限制tlll和保持限制tll5之間的數(shù)據(jù) 有效窗口變窄，并且最小延遲位置tll2顯著晚于建立限制t111,使得 位于原始最佳延遲位置t113和實(shí)際所計(jì)算的延遲位置t114之間的延遲 LERROR 的比例相對(duì)于tBSTMR較大。 lERROR 的比例的增加意味著讀取DQ 信號(hào)失敗的概率增加。因此，需要消除tEMOK并捕獲數(shù)據(jù)有效窗口中心的DQ信號(hào)。 發(fā)明內(nèi)容在一個(gè)實(shí)施例中，接口電路包括校準(zhǔn)電路，用于自動(dòng)檢測(cè)數(shù)據(jù)信 號(hào)的數(shù)據(jù)有效窗口和調(diào)節(jié)選通信號(hào)的最佳延遲量，以及數(shù)據(jù)信號(hào)延遲 電路，用于將數(shù)據(jù)信號(hào)延遲一個(gè)延遲量 tFIXDLY，該tFIXDLY輛足tFIXDLY> tMINDLY + tSKEW _ tSETUP，其中校準(zhǔn)電路中的最小延遲量是tMINDLY，數(shù)據(jù) 信號(hào)和選通信號(hào)之間的偏移是tSKEW，并且數(shù)據(jù)信號(hào)的建立時(shí)間是 t SETUP0由于本發(fā)明實(shí)施例的接口電路包括數(shù)據(jù)信號(hào)延遲電路，用于將數(shù)據(jù)伯號(hào)延遲—個(gè)延遲量tFIXDLY， tFIXDLY滿足tFIXDLY > tMINDLY + tSKEW陽(yáng) tSETUP，因此可以檢測(cè)建立限制和調(diào)節(jié)選通信號(hào)的最佳延遲量，以便能 夠捕獲位于數(shù)據(jù)有效窗口中心的數(shù)據(jù)信號(hào)。根據(jù)本發(fā)明的接口電路可以因此生成選通信號(hào)，其能夠?qū)?shù)據(jù)信 號(hào)鎖存在數(shù)據(jù)有效窗口的中心。


下面將參考附圖來(lái)對(duì)其優(yōu)選實(shí)施例進(jìn)行講述，將使本發(fā)明的上述 和其他目標(biāo)、優(yōu)勢(shì)和特征更加清楚，其中圖1為框圖，示出了包括根據(jù)本發(fā)明第一實(shí)施例的接口電路的半導(dǎo)體集成電路；圖2為時(shí)序圖，示出了被輸入到根據(jù)本發(fā)明第一實(shí)施例的接口電 路的DQ信號(hào)和DQS信號(hào)；圖3為時(shí)序圖，示出了根據(jù)本發(fā)明第一實(shí)施例的接口電路中的DQ 信號(hào)Ndl2、 Ndl3和DQS信號(hào)Nql2、 Nql3;圖4為框圖，示出了包括有根據(jù)本發(fā)明第二實(shí)施例的接口電路的 半導(dǎo)體集成電路；圖5為時(shí)序圖，示出了 DQ信號(hào)和DQS信號(hào)，其中信號(hào)通過(guò)根據(jù) 本發(fā)明第二實(shí)施例的接口電路中的固定延遲電路；圖6為時(shí)序圖，示出了 DQ信號(hào)和DQS信號(hào)，其中信號(hào)旁路根據(jù)
本發(fā)明第二實(shí)施例的接口電路中的固定延遲電路；圖7為流程圖，示出了根據(jù)本發(fā)明第二實(shí)施例的延遲量搜索方法； 圖8為框圖，示出包括有根據(jù)本發(fā)明第三實(shí)施例的接口電路的半導(dǎo)體集成電路；圖9為時(shí)序圖，示出了DQ信號(hào)和DQS信號(hào)，其中信號(hào)通過(guò)根據(jù) 本發(fā)明第三實(shí)施例的接口電路中延遲量為tnxDLY2的延遲電路；圖10為時(shí)序圖，示出了 DQ信號(hào)和DQS信號(hào)，其中信號(hào)通過(guò)根據(jù)本發(fā)明第三實(shí)施例的接口電路中延遲量為twxD!^的延遲電路；圖ll為時(shí)序圖，示出了 DQ信號(hào)和DQS信號(hào)，其中信號(hào)旁路根 據(jù)本發(fā)明第三實(shí)施例的接口電路中的延遲電路；圖12為流程圖，示出了根據(jù)本發(fā)明第三實(shí)施例的延遲量搜索方法；圖13為視圖，示出了 DDR-SDRAM以及它的根據(jù)有關(guān)技術(shù)的接 口電路；圖14為視圖，示出了被相移了 90度的DQ信號(hào)和DQS信號(hào)； 圖15為視圖，描述了 Sekiguchi等人所公開(kāi)的延遲調(diào)節(jié)方法； 圖16為視圖，描述了根據(jù)有關(guān)技術(shù)的延遲調(diào)節(jié)方法的問(wèn)題； 圖17為視圖，描述了根據(jù)有關(guān)技術(shù)的延遲調(diào)節(jié)方法，其中數(shù)據(jù)傳遞速度為667Mbps;并且圖18為視圖，描述了根據(jù)有關(guān)技術(shù)的延遲調(diào)節(jié)方法，其中數(shù)據(jù)傳遞速度為SOOMbps。
具體實(shí)施方式
下面參考解釋性實(shí)施例來(lái)講述本發(fā)明。本領(lǐng)域的一般技術(shù)人員都 知道，通過(guò)使用本發(fā)明的教導(dǎo)可以實(shí)現(xiàn)許多替代性實(shí)施例，并且本發(fā) 明并不限于用于解釋性目的的實(shí)施例。第一實(shí)施例下面參考附圖來(lái)詳細(xì)講述本發(fā)明的實(shí)施例。圖1為框圖，示出了 包括有根據(jù)本發(fā)明第一實(shí)施例的接口電路的半導(dǎo)體集成電路。接口電
路10用于將使輸入DQ信號(hào)延遲了預(yù)定延遲量的固定延遲電路11添加 到根據(jù)有關(guān)技術(shù)的接口電路的結(jié)構(gòu)上。如后面詳細(xì)講述的，固定延遲電路11是將DQ信號(hào)延遲了延遲量tnxDLY的數(shù)據(jù)信號(hào)延遲電路，tnxDLY滿足tHXDLY> tMmr^Y + tSKEW - tSETUP ，其中延遲調(diào)節(jié)電路的最小延遲量 是tM勵(lì)LY， DQ信號(hào)和DQS信號(hào)之間的偏移是tsKEw，并且DQ信號(hào)的建立時(shí)間是tSETUp。參考圖1，半導(dǎo)體集成電路2包括內(nèi)部電路25。半導(dǎo)體集成電路 2與DDR-SDRAM 3相連接，以便從DDR-SDRAM 3讀取數(shù)據(jù)，或?qū)?數(shù)據(jù)到其中。為了實(shí)現(xiàn)這種操作，半導(dǎo)體集成電路2包括接口電路10， 設(shè)置在分別與外部引腳21和22相連的輸入/輸出緩存23、 24和內(nèi)部電 路25之間。接口電路IO包括固定延遲電路11、捕獲電路12、可變延 遲電路13和延遲調(diào)節(jié)電路14?？勺冄舆t電路13和延遲調(diào)節(jié)電路14組 成校準(zhǔn)電路，該校準(zhǔn)電路自動(dòng)檢測(cè)DQ信號(hào)的數(shù)據(jù)有效窗口，并且自動(dòng) 調(diào)節(jié)DQS信號(hào)的最佳延遲量。DQ信號(hào)Ndll經(jīng)過(guò)DQ引腳31從DDR-SDRAM 3輸出。通過(guò)半 導(dǎo)體集成電路2的DQ引腳21和輸入/輸出緩存23的DQ信號(hào)Ndl2 被輸入到固定延遲電路11。另一方面，DQ信號(hào)Ndll經(jīng)過(guò)DQ引腳32 從DDR-SDRAM 3輸出。通過(guò)半導(dǎo)體集成電路2的DQ引腳22和輸入 /輸出緩存24的DQ信號(hào)Ndl2被輸入到可變延遲電路13。在由可變延 遲電路13進(jìn)行相移的DQS信號(hào)Nql3的上升沿，被固定在固定延遲電 路11中的預(yù)定延遲量的DQ信號(hào)Ndl3被捕獲到捕獲電路12。被捕獲 到捕獲電路12的DQ信號(hào)通常被輸出到內(nèi)部電路25。盡管捕獲電路12 在DQS信號(hào)的時(shí)間處捕獲DQ信號(hào)，但是它可以與內(nèi)部電路的時(shí)鐘同 步地輸出所捕獲的DQ信號(hào)。另一方面，在其中可變延遲電路13的可變延遲量是由延遲調(diào)節(jié)電 路14所決定的延遲調(diào)節(jié)模式期間，被捕獲到捕獲電路12的DQ信號(hào) Ndl4被輸入到延遲調(diào)節(jié)電路14?？勺冄舆t電路13利用可變延遲量= tMiNDLY+ tDLYSTEP*n生成DQS信號(hào)，其中tMINDLY為最小延遲量，tDLYSTEP 為可變延遲的步長(zhǎng)，并且n為0或大于0的整數(shù)。捕獲電路12在具有 各個(gè)延遲值的DQS信號(hào)Nql3的時(shí)刻捕獲DQ信號(hào)Ndl3。延遲調(diào)節(jié)電路14包括期望匹配電路41、延遲量計(jì)算電路42和延 遲設(shè)置電路43。在裝配等之前的產(chǎn)品組裝后，延遲調(diào)節(jié)電路14在合適 的時(shí)刻設(shè)置延遲調(diào)節(jié)模式，以便決定待設(shè)置到可變延遲電路13的最佳 延遲量。在該模式下，延遲調(diào)節(jié)電路14首先將用于期望匹配的數(shù)據(jù)寫(xiě) 入到DDR-SDRAM3中，并且在改變可變延遲電路13的延遲量的同時(shí)， 將該數(shù)據(jù)與正在讀取的期望值進(jìn)行核對(duì)，從而搜索最佳延遲量。期望 匹配數(shù)據(jù)被保持在延遲調(diào)節(jié)電路14等中設(shè)置的保持部分(圖中未示出) 中。期望匹配電路41使用被可變延遲量延遲的DQS信號(hào)來(lái)接收被鎖 存到捕獲電路12中的DQ信號(hào)Ndl4。期望匹配電路41檢查被捕獲到 捕獲電路12的DQ信號(hào)Ndl4是否與期望值相匹配，并且從而判斷DQ 信號(hào)的讀取成功與否。如果可變延遲量太小，以致DQ信號(hào)在建立限制 之前被捕獲，則DQ信號(hào)的讀取將會(huì)失敗。如果DQ信號(hào)在建立限制之 后在數(shù)據(jù)有效窗口內(nèi)被捕獲，則DQ信號(hào)與期望值相匹配。如果延遲量 太大，以致DQ信號(hào)在保持時(shí)間內(nèi)被捕獲，則DQ信號(hào)的讀取也會(huì)失敗。 可以基于期望匹配電路41中的期望匹配結(jié)果來(lái)檢測(cè)建立限制和保持限 制。以此方式，延遲調(diào)節(jié)電路14獲得DQS信號(hào)的最佳延遲量，以便 通過(guò)搜索建立/保持限制延遲，在其中定時(shí)裕度為最大值的數(shù)據(jù)有效窗 口的中心捕獲DQ信號(hào)，同時(shí)改變可變延遲電路的延遲量并如有關(guān)技術(shù) 那樣判斷其中心。延遲量計(jì)算電路42根據(jù)期望匹配來(lái)檢測(cè)建立限制和保持限制，并 且計(jì)算捕獲電路12中的最佳數(shù)據(jù)捕獲定時(shí)。延遲設(shè)置電路43將在延
遲量計(jì)算電路42中計(jì)算的最佳延遲量設(shè)置到可變延遲電路13，以便生 成DQS信號(hào)，該DQS信號(hào)在由延遲量計(jì)算電路42計(jì)算的最佳數(shù)據(jù)捕 獲時(shí)刻處上升。該實(shí)施例的接口電路IO包括固定延遲電路ll，從而通過(guò)向DQ信 號(hào)Ndl2添加預(yù)定延遲量來(lái)生成DQ信號(hào)Nd13。由于接口電路10通過(guò) 使用延遲的DQ信號(hào)來(lái)執(zhí)行延遲調(diào)節(jié)從而計(jì)算最佳延遲量，因此即使在 時(shí)鐘頻率較高的情況下，也可以檢測(cè)建立限制。下面來(lái)講述根據(jù)該實(shí)施例的接口電路的延遲調(diào)節(jié)操作。圖2為時(shí) 序圖，示出了每一時(shí)刻的DQ信號(hào)和DQS信號(hào)。移位的DQS信號(hào)S2 至S7表明具有不同延遲量(不同相位量)的延遲DQS信號(hào)，該延遲 量是在可變延遲電路13中生成的。盡管在該例子中需要移位的DQS 信號(hào)S2檢測(cè)輸入DQ信號(hào)的建立限制，但是具有可變延遲電路13的 最小延遲量的Z度DQS信號(hào)S3比移位的DQS信號(hào)S2具有更大的延 遲量。因此，具有最小延遲的Z度DQS信號(hào)S3的上升沿比輸入DQ 信號(hào)的建立限制更遲，并且因此無(wú)法檢測(cè)輸入DQ信號(hào)的建立限制?？紤]到上述方面，輸入DQ信號(hào)是延遲DQ信號(hào)，通過(guò)該實(shí)施例 中的固定延遲電路ll向該信號(hào)添加預(yù)定延遲量。以如下方式設(shè)置延遲 量，S卩，與如后面詳細(xì)講述的具有最小延遲的Z度DQS信號(hào)的上升沿 相比，使得延遲DQ信號(hào)的建立限制更遲。在圖2的例子中，延遲DQ 信號(hào)的建立限制比最小延遲量(-Z度)更遲，并且因此建立限制對(duì)應(yīng) 于X度移位S4。因此，可以檢測(cè)建立限制。在圖2的例子中，被移位 了 Y度的移位DQS信號(hào)S7是保持限制。因此，得到最佳延遲量為(X + Y)/2度。下面詳細(xì)講述延遲DQ信號(hào)的固定延遲量。圖3是時(shí)序圖，示出 了DQ信號(hào)Nd12、 Ndl3和DQS信號(hào)Nql2、 Nql3。 DQ信號(hào)Ndl2和DQS信號(hào)Nql2分別是輸入到固定延遲電路11 和可變延遲電路13的DQ信號(hào)和DQS信號(hào)。盡管DQ信號(hào)Ndll和 DQS信號(hào)Nqll以基本上在相同的時(shí)刻處從DDR-SDRAM 3輸出，但 是由于直到它們分別被輸入到半導(dǎo)體集成電路2的DQ引腳21和DQS 引腳22為止的線路長(zhǎng)度的差別等，而導(dǎo)致其相位不一致；結(jié)果，它們 具有不同的延遲量，如DQ Ndl2和DQSNql2所示，其延遲差為tSKEW。LCYC :DQ信號(hào)的周期 tOTTER: DQ信號(hào)的抖動(dòng)長(zhǎng)度 tnx饑Y:固定延遲電路ll的延遲量tsETUP:建立時(shí)間 tHOLD:保持時(shí)間tSKEW: DQ信號(hào)和DQS信號(hào)之間的偏移時(shí)間tPASSMIN:最小延遲量(建立限制)tPASSMAX:最大延遲量(保持限制)tMINDLY:可變延遲電路的最小延遲量tBSTMR:"2(tpASSMAX _ tpASSMIN)tACTDLY:實(shí)際延遲量其中tpASSMIN = tFIXDLY + tsETUP _ tsKEW > tMINDLY ( 1 )tpASSMAX = tcYC + tpixDLY _ tjiTTER _ twOLD陽(yáng)tsKEW( 2 ) t八CTDLY = (tpASSMIN + tpASSMAX)/2=tpixDLY - tsKEW + (tcYC + tsETUP - tfiOLD _ tj!TTER)/2( 3 )下面來(lái)講述其中由于DR-SDRAM 3和半導(dǎo)體集成電路2之間的線 路長(zhǎng)度等的差別所引起的偏移而使DQS信號(hào)Nql2被延遲到比DQ信 號(hào)Ndl2落后tsKEw的情況。由于固定延遲電路11的延遲tnxDLY， DQ 信號(hào)Ndl2變?yōu)镈Q信號(hào)Ndl3。 DQS信號(hào)Nq13 (實(shí)際的)是經(jīng)過(guò)最佳 延遲量調(diào)節(jié)之后的DQS信號(hào)，并且DQS信號(hào)Nq13 (最小值)是具有 可變延遲電路的最小延遲量tMINDLY的DQS信號(hào)。具有最小延遲量 tMmDLY的DQS信號(hào)Nq13 (最小值)的上升沿tl比建立限制t2更早。需要以如下方式將DQS信號(hào)NqB的延遲量設(shè)置到可變延遲電路 13， g卩，DQS信號(hào)Nq13的上升沿處于數(shù)據(jù)有效窗口的中心，在該數(shù)據(jù) 有效窗口中，如圖3中的DQS信號(hào)Nq13 (實(shí)際的)所示，從數(shù)據(jù)周期tcYC中減去抖動(dòng) LJITTER，建立時(shí)間tsETUp和保持時(shí)間tH0LD。因此，需要檢測(cè)作為建立結(jié)束時(shí)刻的建立限制t2和作為DQ信號(hào) Ndl2中的保持開(kāi)始時(shí)刻的保持限制t4。為了檢測(cè)時(shí)刻t2和t4，可變延 遲電路13的延遲在預(yù)定延遲寬度內(nèi)改變，并且相對(duì)于期望值進(jìn)行檢查。 在t2之前的時(shí)刻，期望匹配結(jié)果是失敗的。在從時(shí)刻t2至t4的數(shù)據(jù)有 效窗口內(nèi)，數(shù)據(jù)是可讀的，并且與期望值相匹配。在時(shí)刻t4之后，期 望匹配再次失敗。通過(guò)依次改變延遲量和執(zhí)行期望匹配，來(lái)檢測(cè)時(shí)刻t2和t4。位于 時(shí)刻t2和t4之間的中間時(shí)刻t3是DQS信號(hào)的理想延遲時(shí)刻(Nql3(實(shí) 際的))。為了計(jì)算它，通過(guò)使用上述的公式(1)，計(jì)算最小通過(guò)延 遲tpASSMIN，該最小通過(guò)延遲是從輸入到可變延遲電路13的DQS信號(hào) Nql2的上升沿到時(shí)刻t2。然后，通過(guò)使用上述的公式(2)，計(jì)算從 DQS信號(hào)Nql2的上升沿到時(shí)刻t4的最大通過(guò)延遲tPASSMAX。進(jìn)一步， 通過(guò)使用上述的公式(3)，計(jì)算被實(shí)際設(shè)置到可變延遲電路13的延遲量tACTDLY0在該實(shí)施例中，滿足tpAssMw > tMINDIjY。因此，可變延遲電路13 的最小延遲時(shí)刻tl總是早于建立限制t2。因此，可以檢測(cè)建立限制t2 而不會(huì)失敗。結(jié)果，該實(shí)施例的接口電路IO包括固定延遲電路11，其 中設(shè)置tFIXDLY以滿足tPASSMIN > tMiNDLY。根據(jù)上述公式(1 )，滿足tFIXDLY > tjvt膽LY + tsKEW - tsETUP °具體地說(shuō)，固定延遲電路11的延遲量被設(shè)置大于為如下時(shí)間,，所 述時(shí)間是，從可變延遲電路13的最小延遲量tM^DLY和偏移tsKEW減去 建立時(shí)間tsExup所得到的結(jié)果。盡管tsKEw在該實(shí)施例中被描述為DQ信號(hào)和DQS信號(hào)之間的偏移，但是如果例如對(duì)于DQS信號(hào)有8個(gè)DQ信號(hào)，貝l」tsKEW包括有這些DQ信號(hào)之間的每一個(gè)偏移。由于可以根據(jù) 標(biāo)準(zhǔn)技術(shù)水平來(lái)估計(jì)tsKEW量等，因此可以根據(jù)這些值來(lái)設(shè)置固定延遲 量，以便滿足tPASSMIN > tMINDLY，并具有一定裕度。在該實(shí)施例中，DQ信號(hào)被延遲，以便可變延遲電路13的最小延 遲DQS信號(hào)Nql3的時(shí)刻早于建立限制t2，從而甚至在時(shí)鐘頻率較高 的情況下也能檢測(cè)建立限制。因此可以計(jì)算準(zhǔn)確的最佳延遲量，并且 合理地設(shè)置最佳延遲量。這顯著地減少了讀取DQ信號(hào)時(shí)的失敗概率， 從而即使在諸如DDR2-800和DDR3等具有高操作頻率的 DDR-SDRAM的情況下，也提供了高度可靠的半導(dǎo)體器件。第二實(shí)施例下面來(lái)詳細(xì)講述本發(fā)明的第二實(shí)施例。圖4為框圖，示出了根據(jù) 該實(shí)施例的半導(dǎo)體器件。與圖1的半導(dǎo)體器件中相同的元件被標(biāo)以相 同的標(biāo)號(hào)，并且不再對(duì)其進(jìn)行詳述。在該實(shí)施例的接口電路50中，增加了用于旁路固定延遲電路11 的選擇器16。接口電路50包括半固定延遲電路15，其由固定延遲電 路11和選擇器16組成。進(jìn)而，除了包括期望匹配電路41、延遲量計(jì) 算電路42和延遲設(shè)置電路43以外，延遲調(diào)節(jié)電路54還包括用于控制 選擇器16的延遲設(shè)置電路44。就像第一實(shí)施例那樣，該實(shí)施例的接口電路50使用了在校準(zhǔn)操作 期間被固定延遲電路11延遲的DQ信號(hào)。另一方面，在通常操作中， 將DQ信號(hào)直接輸入到捕獲電路12，而不通過(guò)固定延遲電路11，從而 消除DQ信號(hào)的捕獲時(shí)刻的延遲性。
圖5和6為時(shí)序圖，示出了 DQ信號(hào)Nd22、 Nd23和DQS信號(hào) Nq22、 Nq23。在校準(zhǔn)操作中，選擇通過(guò)固定延遲電路11的路徑，從而 為延遲設(shè)置(tPASSMIN)搜索其對(duì)建立(t2)的限制以及為延遲設(shè)置(tPASSMAX)搜索其對(duì)保持(tl4)的限制。這種情況下，實(shí)際延遲設(shè)置(tACTDLY)與第一實(shí)施例中的相同。具體地說(shuō)，被輸入到接口電路50的DQ信號(hào)Nd22通過(guò)固定延遲電路ll，并且成為具有固定延遲量tFocDLY的延遲信號(hào)Nd23。由于偏移等原因，DQS信號(hào)(Nd22)比DQ信號(hào)早tSKEW地被輸入到接口電路 50?？勺冄舆t電路13移位延遲量，并且搜索建立限制和保持限制以獲得實(shí)際的延遲量Uctdly。然后，延遲設(shè)置電路44切換選擇器16以選擇旁路固定延遲電路 ll的路徑，從而為延遲設(shè)置搜索其保持限制。當(dāng)通過(guò)固定延遲電路ll 和不通過(guò)固定延遲電路11時(shí)，可以通過(guò)比較保持限制來(lái)獲得固定延遲 電路11的延遲量tnxDLY。就像第一實(shí)施例中的那樣，固定延遲電路11 的固定延遲量被設(shè)置為大于如下時(shí)間，所述時(shí)間是，從可變延遲電路13的最小延遲量tM^DLY和偏移tsKEW中減去建立時(shí)間t犯TUp后的結(jié)果。在圖6中， tPASSMAX BYP 是當(dāng)不通過(guò)固定延遲電路11時(shí)的最大延遲量，而tESTDLY是待被設(shè)置到可變延遲電路13的延遲量。它們可以通過(guò) 下述公式計(jì)算得到tpASSMAX_BYP=tcYC _ tJITTER _ tjiOLD tsKEW (4) tESTDLY= t八CTDLY _ tpiXDLY=tACTDLY — (tpASSMAX _ tPASSMAX—BYP)=tpASSMAX_BYP + (tpASSMIN _ tpASSMAX—BYP)/2( 5 )以這種方式，延遲量tESTDLY是通過(guò)從由公式(3)所表示的Uctdly 減去固定延遲量tnxDLY而獲得的，并且它被設(shè)置為可變延遲電路13的 延遲量。
圖7為流程圖，示出了根據(jù)該實(shí)施例的延遲量搜索方法。如圖7 所示，該過(guò)程首先選擇通過(guò)半固定延遲電路15中的固定延遲電路11 的路徑(步驟SP1)。然后搜索最小通過(guò)延遲(tPASSMIN)并且存儲(chǔ)延 遲設(shè)置(n_minl)(步驟SP2) 。 tPASSMIN是這樣的延遲量，它首先和 期望匹配電路41中的期望值相匹配，然后同時(shí)將可變延遲電路13中的最小延遲量tMWDLY移動(dòng)一個(gè)延遲量。然后，該過(guò)程搜索最大通過(guò)延遲(tPASSMAX)并且存儲(chǔ)延遲設(shè)置 (n—maxl)(步驟SP3) 。 tPASSMAX是緊接著首先與期望匹配電路41 中的期望值未匹配的那個(gè)延遲量之前的延遲量，同時(shí)進(jìn)一步從tPASSMIN 增加了延遲量。然后，該過(guò)程通過(guò)延遲設(shè)置電路44切換選擇器16，從而選擇旁 路固定延遲電路ll的路徑(步驟SP4)。然后，搜索該路經(jīng)中的最大 通過(guò)延遲(tPASSMAX_BYP)，并且存儲(chǔ)起來(lái)(步驟SP5)。根據(jù)上述結(jié)果， 該過(guò)程根據(jù)公式(6)來(lái)計(jì)算在延遲量計(jì)算電路42中的旁路期間的最 佳延遲tESTDLY。tESTDLY=n—maxl — (n一minl — n一miti2) (6)該延遲通過(guò)延遲設(shè)置電路43被設(shè)置到可變延遲電路13 (步驟 SP6).該實(shí)施例不僅能夠通過(guò)使用固定延遲電路ll延遲DQ信號(hào)來(lái)獲得 可變延遲電路的最佳延遲量，從而允許建立限制搜索，而且還能夠通 過(guò)旁路固定延遲電路11來(lái)防止正常操作期間的DQ信號(hào)的延遲。第三實(shí)施例下面來(lái)講述本發(fā)明的第三實(shí)施例。圖8為框圖，示出了根據(jù)本發(fā) 明第三實(shí)施例的半導(dǎo)體器件。在圖8中，與圖4中的半導(dǎo)體器件相同
說(shuō)明書(shū)第15且不再對(duì)其進(jìn)行詳細(xì)講述。如圖8所示，在該實(shí)施例中，上述半固定延遲電路15被半固定延遲電路65所代替， 該半固定延遲電路65由可變延遲電路61和選擇器16組成。盡管DQ信號(hào)的延遲量是固定延遲量，滿足tpASSM!N〉 tMINDLY，而在第一和第二 實(shí)施例中固定延遲量滿足tFIXDLY> tMINDLY + tSKEW - tSETUP ，因此在該實(shí)施例中tMINDLY的值是可變的。當(dāng)設(shè)置固定延遲量時(shí)，固定延遲量被確定為滿足tPASSMIN> tMINDLY，并具有一定裕度，并且tsKEW的量等是根據(jù)標(biāo)準(zhǔn)技術(shù)水平來(lái)估計(jì)的。由于tSKEW根據(jù)DIMM或DRAM而變化，因此設(shè)置了稍微大一些的tMINDLY值o不過(guò)，也有許多tsKEW量大于估計(jì)的情況，從而固定延遲量tpra^Y不滿足上述表達(dá)式。從存儲(chǔ)器輸出的DQS信號(hào)不是像時(shí)鐘信號(hào)那樣的 連續(xù)信號(hào)，而是只有當(dāng)有DQ信號(hào)要被讀取時(shí)才增加的信號(hào)。因此，如果tSKEW較大，貝U tFIXDLY 應(yīng)該相應(yīng)增大。不過(guò)，由于大的固定延遲量 一般會(huì)引起錯(cuò)誤的增加，因此優(yōu)選情況下，設(shè)置最佳的固定延遲量。 結(jié)果，該實(shí)施例準(zhǔn)備了幾個(gè)延遲量，其可以被選擇作為用于校準(zhǔn)的DQ 信號(hào)的延遲量。該結(jié)構(gòu)允許增加固定延遲量，以便在當(dāng)固定延遲量太小而無(wú)法檢 測(cè)建立限制時(shí)，能夠進(jìn)行準(zhǔn)確的校準(zhǔn)，并且還能夠防止固定延遲量太 大，從而能夠進(jìn)行更為準(zhǔn)確的校準(zhǔn)。圖9至11為時(shí)序圖，示出了被輸入到半固定延遲電路65的DQ 信號(hào)Nd32，從半固定延遲電路65輸出的DQ信號(hào)Nd33，被輸入到可 變延遲電路13的DQS信號(hào)Nq32，以及從可變延遲電路13輸出的DQS 信號(hào)Nq33。在圖9中，Nd33(l)是DQ信號(hào)，它在通過(guò)可變延遲電路6F之后 被設(shè)置了延遲量tnxDLY2，并且Nd33(l)是DQS信號(hào)，它被可變延遲電 路13設(shè)置了最小延遲量tMINDLY，并且Nq33(2)是DQS信號(hào)，作為使用Nd33(l)進(jìn)行校準(zhǔn)的結(jié)果，它被可變延遲電路13設(shè)置了延遲量UDLY2。由于Nd33(l)的固定延遲量tnxDLY2較小，Nq33(l)的上升沿早于建立限 制，因此無(wú)法計(jì)算準(zhǔn)確的最佳延遲量。考慮到上述方面，DQ信號(hào)的延遲量被設(shè)置為tFIXDLY1，該值大于 tFixDLY2。如圖IO所示，DQ信號(hào)Nq33(2)的建立限制大于具有最小延遲 量的DQS信號(hào)Nq33(1)，因此能夠檢測(cè)建立限制。然后，選擇不通過(guò) 可變延遲電路61的路徑，并且如圖11所示地搜索保持限制，從而計(jì)算出被設(shè)置到可變延遲電路61的延遲量tnxDLYi。因此可以如下計(jì)算待被設(shè)置為DQS信號(hào)的可變延遲電路13的延遲量tESTDLY:tESTDLY = tADLYl _ tpiXDLYl圖12為流程圖，示出了根據(jù)該實(shí)施例的校準(zhǔn)方法。如圖12所示， 該過(guò)程首先選擇通過(guò)半固定延遲電路65中的可變延遲電路61的路徑 (步驟SPll)，就像在第一實(shí)施例中的那樣。然后，將可變延遲電路 13的延遲量設(shè)置為最小延遲，并且判斷是否可讀(步驟SP12)。如果 不能進(jìn)行讀取，則判斷最小延遲小于建立限制，并且可以搜索建立限 制，以便可以執(zhí)行校準(zhǔn)操作。另一方面，如果在將可變延遲電路13的 延遲量設(shè)置為最小延遲的情況下是可讀的，則最小延遲時(shí)間大于建立 時(shí)間，并且因此無(wú)法搜索建立限制。在這種情況下，該過(guò)程增加了在 半固定延遲電路65中的可變延遲電路61的延遲量(步驟SP13)。然 后，它將可變延遲電路13的延遲量設(shè)置回到最小延遲量，并且如果讀 取結(jié)果失敗，則該過(guò)程進(jìn)行到步驟SP14，判斷建立限制是可搜索的。 從步驟SP14開(kāi)始的處理與圖7中從步驟SP2開(kāi)始的處理一樣。由于在該實(shí)施例中DQ信號(hào)的延遲量是可變的，因此可以設(shè)置最 佳固定延遲量tFIXDLY，該值使可變延遲電路中的延遲量校準(zhǔn)誤差最小。 進(jìn)而，如果固定延遲量太小而不能搜索建立限制，則可以增另卩固定延
遲量，從而能夠搜索建立限制。盡管該實(shí)施例的結(jié)構(gòu)允許旁路半固定延遲電路65中的可變延遲電路，但是它也可以像第一實(shí)施例中的那樣 只包括延遲電路。很明顯，本發(fā)明并不限于上述實(shí)施例，而是可以對(duì)其進(jìn)行修訂和 更改，只要不偏離本發(fā)明的范圍和精神主旨。例如，上述實(shí)施例講述 了接收從SDRAM輸出的DQS信號(hào)和DQ信號(hào)以及調(diào)節(jié)DQ信號(hào)的鎖 存時(shí)刻的情況。不過(guò)，本發(fā)明并不限于諸如SDRAM等存儲(chǔ)器，并且 當(dāng)接收從LSI等輸出的選通信號(hào)和數(shù)據(jù)以及調(diào)節(jié)鎖存接收數(shù)據(jù)的時(shí)刻 時(shí)，可以執(zhí)行同樣的操作。進(jìn)而，盡管上述實(shí)施例為了簡(jiǎn)化只講述了 單個(gè)數(shù)據(jù)總線，但是也可以有多條，例如8條總線。在這種情況下， 可以為每一條數(shù)據(jù)總線設(shè)置延遲調(diào)節(jié)電路。
權(quán)利要求
1.一種接口電路，包括校準(zhǔn)電路，用于自動(dòng)檢測(cè)數(shù)據(jù)信號(hào)的數(shù)據(jù)有效窗口并調(diào)節(jié)選通信號(hào)的最佳延遲量；以及數(shù)據(jù)信號(hào)延遲電路，用于將數(shù)據(jù)信號(hào)延遲延遲量tFIXDLY，該tFIXDLY滿足tFIXDLY＞tMINDLY+tSKEW-tSETUP，其中校準(zhǔn)電路中的最小延遲量是tMINDLY，數(shù)據(jù)信號(hào)和選通信號(hào)之間的偏移是tSKEW，并且數(shù)據(jù)信號(hào)的建立時(shí)間是tSETUP。
2. 如權(quán)利要求l所述的接口電路，其中在調(diào)節(jié)模式期間，校準(zhǔn)電路通過(guò)使用被數(shù)據(jù)信號(hào)延遲電路延遲的 數(shù)據(jù)信號(hào)來(lái)調(diào)節(jié)選通信號(hào)的最佳延遲量。
3. 如權(quán)利要求1所述的接口電路，進(jìn)一步包括數(shù)據(jù)捕獲電路，用于通過(guò)使用選通信號(hào)來(lái)捕獲數(shù)據(jù)信號(hào)，該數(shù)據(jù) 捕獲電路在調(diào)節(jié)模式期間，通過(guò)使用選通信號(hào)來(lái)捕獲被數(shù)據(jù)信號(hào)延遲 電路延遲的數(shù)據(jù)信號(hào)，并且在正常操作模式期間，通過(guò)使用選通信號(hào) 來(lái)捕獲來(lái)自數(shù)據(jù)信號(hào)輸入引腳的數(shù)據(jù)信號(hào)。
4. 如權(quán)利要求2所述的接口電路，進(jìn)一步包括 數(shù)據(jù)捕獲電路，用于通過(guò)使用選通信號(hào)來(lái)捕獲數(shù)據(jù)信號(hào)，該數(shù)據(jù)捕獲電路在調(diào)節(jié)模式期間，通過(guò)使用選通信號(hào)來(lái)捕獲由數(shù)據(jù)信號(hào)延遲 電路延遲的數(shù)據(jù)信號(hào)，并且在正常操作模式期間，通過(guò)使用選通信號(hào) 來(lái)捕獲來(lái)自數(shù)據(jù)信號(hào)輸入引腳的數(shù)據(jù)信號(hào)。
5. 如權(quán)利要求1所述的接口電路，進(jìn)一步包括 數(shù)據(jù)捕獲電路，用于通過(guò)使用選通信號(hào)來(lái)捕獲數(shù)據(jù)信號(hào)，該數(shù)據(jù)捕獲電路在調(diào)節(jié)模式期間，通過(guò)使用選通信號(hào)來(lái)捕獲由數(shù)據(jù)信號(hào)延遲 電路延遲的數(shù)據(jù)信號(hào)，并且在正常操作模式期間，通過(guò)使用選通信號(hào) 來(lái)捕獲來(lái)自數(shù)據(jù)信號(hào)輸入引腳的數(shù)據(jù)信號(hào)；以及選擇器，用于在通過(guò)數(shù)據(jù)信號(hào)輸入引腳輸入的數(shù)據(jù)信號(hào)和由數(shù)據(jù) 信號(hào)延遲電路延遲的數(shù)據(jù)信號(hào)之間進(jìn)行選擇，并且將所選的信號(hào)輸入 到數(shù)據(jù)捕獲電路。
6. 如權(quán)利要求2所述的接口電路，進(jìn)一步包括 數(shù)據(jù)捕獲電路，用于通過(guò)使用選通信號(hào)來(lái)捕獲數(shù)據(jù)信號(hào)，該數(shù)據(jù)捕獲電路在調(diào)節(jié)模式期間，通過(guò)使用選通信號(hào)來(lái)捕獲由數(shù)據(jù)信號(hào)延遲 電路延遲的數(shù)據(jù)信號(hào)，并且在正常操作模式期間，通過(guò)使用選通信號(hào) 來(lái)捕獲來(lái)自數(shù)據(jù)信號(hào)輸入引腳的數(shù)據(jù)信號(hào)；以及選擇器，用于在通過(guò)數(shù)據(jù)信號(hào)輸入引腳輸入的數(shù)據(jù)信號(hào)和由數(shù)據(jù) 信號(hào)延遲電路延遲的數(shù)據(jù)信號(hào)之間進(jìn)行選擇，并且將所選的信號(hào)輸入 到數(shù)據(jù)捕獲電路。
7. 如權(quán)利要求3所述的接口電路，進(jìn)一步包括-選擇器，用于在通過(guò)數(shù)據(jù)信號(hào)輸入引腳輸入的數(shù)據(jù)信號(hào)和由數(shù)據(jù) 信號(hào)延遲電路延遲的數(shù)據(jù)信號(hào)之間進(jìn)行選擇，并且將所選的信號(hào)輸入 到數(shù)據(jù)捕獲電路。
8. 如權(quán)利要求l所述的接口電路，其中校準(zhǔn)電路包括 可變延遲電路，用于將選通信號(hào)延遲預(yù)定的時(shí)間長(zhǎng)度，以及 延遲調(diào)節(jié)電路，用于調(diào)節(jié)可變延遲電路中的延遲時(shí)間。
9. 如權(quán)利要求2所述的接口電路，其中校準(zhǔn)電路包括 可變延遲電路，用于將選通信號(hào)延遲預(yù)定的時(shí)間長(zhǎng)度，以及 延遲調(diào)節(jié)電路，用于調(diào)節(jié)可變延遲電路中的延遲時(shí)間。
10. 如權(quán)利要求3所述的接口電路，其中校準(zhǔn)電路包括可變延遲電路，用于將選通信號(hào)延遲預(yù)定的時(shí)間長(zhǎng)度，以及 延遲調(diào)節(jié)電路，用于調(diào)節(jié)可變延遲電路中的延遲時(shí)間。
11. 如權(quán)利要求5所述的接口電路，其中校準(zhǔn)電路包括 可變延遲電路，用于將選通信號(hào)延遲預(yù)定的時(shí)間長(zhǎng)度，以及 延遲調(diào)節(jié)電路，用于調(diào)節(jié)可變延遲電路中的延遲時(shí)間。
12. 如權(quán)利要求8所述的接口電路，其中延遲調(diào)節(jié)電路包括 期望匹配電路，用于檢查數(shù)據(jù)信號(hào)與期望值的匹配， 延遲量計(jì)算電路，用于根據(jù)期望匹配的結(jié)果來(lái)計(jì)算最佳延遲量，以及延遲設(shè)置電路，用于將延遲量計(jì)算電路計(jì)算的延遲量設(shè)置到可變 延遲電路。
13. 如權(quán)利要求l所述的接口電路，其中 數(shù)據(jù)信號(hào)延遲電路的延遲量是可變的，以及接口電路進(jìn)一步包括延遲調(diào)節(jié)電路，用于調(diào)節(jié)數(shù)據(jù)信號(hào)延遲電路 中的延遲時(shí)間。
14. 如權(quán)利要求2所述的接口電路，其中數(shù)據(jù)信號(hào)延遲電路的延遲量是可變的，以及 接口電路進(jìn)一步包括延遲調(diào)節(jié)電路，用于調(diào)節(jié)數(shù)據(jù)信號(hào)延遲電路 中的延遲時(shí)間。
15. 如權(quán)利要求3所述的接口電路，其中 數(shù)據(jù)信號(hào)延遲電路的延遲量是可變的，以及 接口電路進(jìn)一步包括延遲調(diào)節(jié)電路，用于調(diào)節(jié)數(shù)據(jù)信號(hào)延遲電路中的延遲時(shí)間。
16. 如權(quán)利要求5所述的接口電路，其中 數(shù)據(jù)信號(hào)延遲電路的延遲量是可變的，以及 接口電路進(jìn)一步包括延遲調(diào)節(jié)電路，用于調(diào)節(jié)數(shù)據(jù)信號(hào)延遲電路 中的延遲時(shí)間。
17.如權(quán)利要求8所述的接口電路，其中 數(shù)據(jù)信號(hào)延遲電路的延遲量是可變的，以及 接口電路進(jìn)一步包括延遲調(diào)節(jié)電路，用于調(diào)節(jié)數(shù)據(jù)信號(hào)延遲電路 中的延遲時(shí)間。
全文摘要
一種接口電路，包括可變延遲電路和延遲調(diào)節(jié)電路，用于自動(dòng)檢測(cè)DQ信號(hào)的數(shù)據(jù)有效窗口和調(diào)節(jié)DQS信號(hào)的最佳延遲量，以及固定延遲電路，用于將DQ信號(hào)延遲一個(gè)延遲量t_FIXDLY，滿足t_FIXDLY＞t_MINDLY+t_SKEW-t_SETUP，其中可變延遲電路中的最小延遲量是t_MINDLY，DQ信號(hào)和DQS信號(hào)之間的偏移是t_SKEW，并且DQ信號(hào)的建立時(shí)間是t_SETUP。
文檔編號(hào)H03L7/081GK101131859SQ20071014236
公開(kāi)日2008年2月27日 申請(qǐng)日期2007年8月22日 優(yōu)先權(quán)日2006年8月22日
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