專(zhuān)利名稱(chēng)：接口電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及接口電路，特別是涉及用于通過(guò)可高速傳輸?shù)牟顒?dòng)方式進(jìn)行主機(jī)設(shè)備和存儲(chǔ)卡等輔助設(shè)備之間的雙向數(shù)據(jù)通信的接口電路。
背景技術(shù)：
近年來(lái)，在主機(jī)設(shè)備和存儲(chǔ)卡等輔助設(shè)備之間采用的數(shù)據(jù)傳輸方式中，用到了各種各樣的接口。在這之中，作為傳輸速度高速化的一個(gè)手段，采用了差動(dòng)方式(例如，參照專(zhuān)利文獻(xiàn)1)。如果使用差動(dòng)方式則可以低振幅進(jìn)行通信，若是獲得了阻抗匹配狀態(tài)的理想傳輸路徑的話(huà)，即便在數(shù)m遠(yuǎn)的長(zhǎng)距離也不出現(xiàn)負(fù)載，所以可實(shí)現(xiàn)高速地信號(hào)傳輸。在作為高速存儲(chǔ)器接口的DDR(Double Data Rate)方式或 XDR(Extreme Data Rate)方式中，為了將存儲(chǔ)器側(cè)的電路簡(jiǎn)單化以降低成本，而成為主機(jī)側(cè)對(duì)包括通信系統(tǒng)整體的時(shí)鐘等待時(shí)間(clock latency)在內(nèi)的定時(shí)(timing)進(jìn)行管理的方式。存儲(chǔ)器側(cè)則成為不進(jìn)行定時(shí)調(diào)整而以所輸入的時(shí)鐘獲取數(shù)據(jù)的簡(jiǎn)單構(gòu)成。在高速差動(dòng)傳輸中，作為保證時(shí)鐘和數(shù)據(jù)的定時(shí)的方法，例如公知一種在接收側(cè)搭載時(shí)鐘恢復(fù)電路以調(diào)整差動(dòng)數(shù)據(jù)的獲取定時(shí)的方法。另外，也建議通過(guò)在發(fā)送側(cè)改變數(shù)據(jù)的輸出定時(shí)來(lái)發(fā)送，在接收側(cè)準(zhǔn)確地獲取數(shù)據(jù)的時(shí)候從接收側(cè)向發(fā)送側(cè)發(fā)送同步信號(hào)， 以保證定時(shí)的方式(例如，參照專(zhuān)利文獻(xiàn)2)。專(zhuān)利文獻(xiàn)1 日本特開(kāi)2008-186077號(hào)公報(bào)專(zhuān)利文獻(xiàn)2 美國(guó)專(zhuān)利第7408995號(hào)說(shuō)明書(shū)但是，在以往的高速差動(dòng)傳輸方式中，在時(shí)鐘源僅存在于主機(jī)設(shè)備側(cè)的構(gòu)成的情況下，必然會(huì)產(chǎn)生時(shí)鐘及數(shù)據(jù)的等待時(shí)間的問(wèn)題。另外，在采用了上述那樣的使用了同步信號(hào)的定時(shí)保證方式的情況下，由于需要針對(duì)根據(jù)LSI的溫度變化等而變化的數(shù)據(jù)和時(shí)鐘的定時(shí)取得同步，故需要在發(fā)送側(cè)和接收側(cè)在一定期間頻繁地進(jìn)行同步信號(hào)的交換，所以在連續(xù)進(jìn)行數(shù)據(jù)傳輸?shù)南到y(tǒng)中會(huì)出現(xiàn)問(wèn)題。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于，在主機(jī)設(shè)備和輔助設(shè)備之間的雙向數(shù)據(jù)傳輸中，即便是時(shí)鐘源僅存在于主機(jī)設(shè)備的構(gòu)成，也可解除時(shí)鐘及數(shù)據(jù)的等待時(shí)間的問(wèn)題，可實(shí)現(xiàn)穩(wěn)定的高速數(shù)據(jù)傳輸。本發(fā)明作為一種用于在主機(jī)設(shè)備和存儲(chǔ)卡等輔助設(shè)備之間雙向執(zhí)行數(shù)據(jù)傳輸?shù)慕涌陔娐罚淮钶d于主機(jī)設(shè)備的第一 LSI具備第一時(shí)鐘生成電路，其基于第一基準(zhǔn)時(shí)鐘， 個(gè)別地生成第一發(fā)送用時(shí)鐘和第一接收用時(shí)鐘，并且生成輔助設(shè)備用的第二基準(zhǔn)時(shí)鐘；差動(dòng)驅(qū)動(dòng)器，其將第二基準(zhǔn)時(shí)鐘轉(zhuǎn)換為差動(dòng)時(shí)鐘，向輔助設(shè)備輸出；第一發(fā)送電路塊，其使用第一發(fā)送用時(shí)鐘將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向輔助設(shè)備輸出；第一接收電路塊，其從輔助設(shè)備接收差動(dòng)串行信號(hào)，并在使用第一接收用時(shí)鐘使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。 另外，被搭載于輔助設(shè)備的第二 LSI具備差動(dòng)接收器，其從主機(jī)設(shè)備接收差動(dòng)時(shí)鐘，并轉(zhuǎn)換為第三基準(zhǔn)時(shí)鐘；第二時(shí)鐘生成電路，其基于第三基準(zhǔn)時(shí)鐘，個(gè)別地生成第二發(fā)送用時(shí)鐘和第二接收用時(shí)鐘；第二發(fā)送電路塊，其使用第二發(fā)送用時(shí)鐘將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向主機(jī)設(shè)備輸出；第二接收電路塊，其從主機(jī)設(shè)備接收差動(dòng)串行信號(hào)，并在使用第二接收用時(shí)鐘使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。根據(jù)本發(fā)明，在主機(jī)設(shè)備側(cè)，基于第一基準(zhǔn)時(shí)鐘個(gè)別地生成第一發(fā)送用時(shí)鐘和第一接收用時(shí)鐘。另外與此同時(shí)，基于第一基準(zhǔn)時(shí)鐘還生成輔助設(shè)備用的第二基準(zhǔn)時(shí)鐘，轉(zhuǎn)換為差動(dòng)時(shí)鐘后從主機(jī)設(shè)備發(fā)送到輔助設(shè)備。在輔助設(shè)備側(cè)，將接收到的差動(dòng)時(shí)鐘轉(zhuǎn)換為第三基準(zhǔn)時(shí)鐘，基于該第三基準(zhǔn)時(shí)鐘個(gè)別地生成第二發(fā)送用時(shí)鐘和第二接收用時(shí)鐘。即，在石英晶體振蕩器等時(shí)鐘源僅存在于主機(jī)設(shè)備的構(gòu)成中，可在主機(jī)設(shè)備側(cè)和輔助設(shè)備側(cè)的每一側(cè)保證動(dòng)作定時(shí)，對(duì)于雙向數(shù)據(jù)傳輸來(lái)說(shuō)能解除時(shí)鐘及數(shù)據(jù)的等待時(shí)間的問(wèn)題。另外，優(yōu)選，所述第一時(shí)鐘生成電路是輸出多相時(shí)鐘的多相時(shí)鐘生成電路，且構(gòu)成為能將第一發(fā)送用時(shí)鐘和第一接收用時(shí)鐘的帶寬設(shè)定在不同的范圍內(nèi)、或者能動(dòng)態(tài)地變更第一發(fā)送用時(shí)鐘和第一接收用時(shí)鐘的帶寬，所述第二時(shí)鐘生成電路是輸出多相時(shí)鐘的多相時(shí)鐘生成電路，且構(gòu)成為能將第二發(fā)送用時(shí)鐘和第二接收用時(shí)鐘的帶寬設(shè)定在不同的范圍內(nèi)、或者能動(dòng)態(tài)地變更第二發(fā)送用時(shí)鐘和第二接收用時(shí)鐘的帶寬。據(jù)此，可使數(shù)據(jù)傳輸?shù)念l率特性進(jìn)一步地穩(wěn)定。另外，優(yōu)選，所述第一 LSI具備偏壓電路，其輸出連接在第一輸入輸出端子對(duì)之間所連接的終端電阻的中間，所述偏壓電路至少在不進(jìn)行數(shù)據(jù)傳輸?shù)钠陂g將公共電位保持在規(guī)定的電位上。據(jù)此，可使切換傳輸方向時(shí)的數(shù)據(jù)傳輸穩(wěn)定，且可縮短切換時(shí)間。根據(jù)本發(fā)明，在時(shí)鐘源僅存在于主機(jī)設(shè)備的構(gòu)成中，可在主機(jī)設(shè)備側(cè)和輔助設(shè)備側(cè)的每一側(cè)保證動(dòng)作定時(shí)，可實(shí)現(xiàn)穩(wěn)定的雙向數(shù)據(jù)傳輸。


圖1是表示包括實(shí)施方式所涉及的接口電路的構(gòu)成的圖。圖2是進(jìn)一步概念性表示實(shí)現(xiàn)實(shí)施方式所涉及的通信方式的功能的圖。圖3是用于說(shuō)明實(shí)施方式中的公共電位的穩(wěn)定化的圖。圖4是表示實(shí)施方式所涉及的偏壓電路的具體例子的圖。符號(hào)說(shuō)明1-主機(jī)設(shè)備；2-輔助設(shè)備；7A、7B_第一輸入輸出端子對(duì)；9A、9B_第二輸入輸出端子對(duì)；10-第一 LSI ；12-第一時(shí)鐘生成電路；13-差動(dòng)驅(qū)動(dòng)器(Dr) ； 14A、14B-第一發(fā)送電路塊；15A、15B-第一接收電路塊；16a、17a-第一驅(qū)動(dòng)器；16b、17b_第一接收器；18A、18B-偏壓電路(BIAS) ；20-第二 LSI ;22-第二時(shí)鐘生成電路；24A、24B-第二發(fā)送電路塊；25A、 25B-第二接收電路塊J6a、27a-第二驅(qū)動(dòng)器J6b、27b_第二接收器；51-R0M;181-電壓跟隨器電路(偏壓電路)；RFCl-第一基準(zhǔn)時(shí)鐘；RFC2-第二基準(zhǔn)時(shí)鐘；RFC3-第三基準(zhǔn)時(shí)鐘； TCl-第一發(fā)送用時(shí)鐘；RCl-第一接收用時(shí)鐘；TC2-第二發(fā)送用時(shí)鐘；RC2-第二接收用時(shí)鐘。
具體實(shí)施例方式以下，基于附圖，對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說(shuō)明。圖1是表示包含本實(shí)施方式所涉及的接口電路的構(gòu)成的圖。如圖1所示，本實(shí)施方式所涉及的接口電路用于實(shí)現(xiàn)在主機(jī)設(shè)備1和輔助設(shè)備2之間執(zhí)行雙向數(shù)據(jù)傳送的通信方式，具備被搭載于主機(jī)設(shè)備1的第一 LSIlO和被搭載于輔助設(shè)備2的第二 LSI20。此外， 第一 LSIlO和第二 LSI20的每一個(gè)也被稱(chēng)為接口電路。主機(jī)設(shè)備1，例如相當(dāng)于等離子體顯示器等的TV、PC、導(dǎo)航裝置、移動(dòng)終端、移動(dòng)AV 設(shè)備、數(shù)碼照相機(jī)、攝像機(jī)等。輔助設(shè)備2，例如相當(dāng)于存儲(chǔ)器模塊等。存儲(chǔ)器模塊包括SD 卡等的存儲(chǔ)卡或者嵌入式存儲(chǔ)器等。主機(jī)設(shè)備1和輔助設(shè)備2通過(guò)傳輸差動(dòng)信號(hào)的傳輸路徑31、32、33被電連接。傳輸路徑31單向進(jìn)行時(shí)鐘傳輸，從主機(jī)設(shè)備1向輔助設(shè)備2傳輸差動(dòng)時(shí)鐘。傳輸路徑31、32雙向進(jìn)行數(shù)據(jù)傳輸，從主機(jī)設(shè)備1向輔助設(shè)備2、或者從輔助設(shè)備2向主機(jī)設(shè)備1傳輸差動(dòng)串行信號(hào)。這些傳輸路徑31、32、33例如由電路板或電纜構(gòu)成。在主機(jī)設(shè)備1的第一 LSIlO中，基準(zhǔn)時(shí)鐘生成器11輸入由石英晶體振蕩器5振蕩輸出的時(shí)鐘，生成第一基準(zhǔn)時(shí)鐘RFCl。第一時(shí)鐘生成電路12基于第一基準(zhǔn)時(shí)鐘RFCl，個(gè)別地生成第一發(fā)送用時(shí)鐘TCl和第一接收用時(shí)鐘RC1。在這里，第一時(shí)鐘生成電路12是輸出多相時(shí)鐘的多相輸出PLL電路，作為發(fā)送用時(shí)鐘TCl生成10相時(shí)鐘且作為接收用時(shí)鐘RCl 生成30相時(shí)鐘。另外，第一時(shí)鐘生成電路12基于第一基準(zhǔn)時(shí)鐘RFCl，生成輔助設(shè)備2用的第二基準(zhǔn)時(shí)鐘RFC2。差動(dòng)驅(qū)動(dòng)器13將第二基準(zhǔn)時(shí)鐘RFC2轉(zhuǎn)換為差動(dòng)時(shí)鐘，向輔助設(shè)備2 輸出。所輸出的差動(dòng)時(shí)鐘，經(jīng)由輸出端子對(duì)6被傳送到傳輸路徑31。另外，在輔助設(shè)備2的第二 LSI20中，差動(dòng)接收器(Re) 21經(jīng)由輸入端子對(duì)8接收從主機(jī)設(shè)備1發(fā)送出的差動(dòng)時(shí)鐘，并轉(zhuǎn)換為第三基準(zhǔn)時(shí)鐘RFC3。第二時(shí)鐘生成電路22基于第三基準(zhǔn)時(shí)鐘RFC3，個(gè)別地生成第二發(fā)送用時(shí)鐘TC2和第二接收用時(shí)鐘RC2。在這里，第二時(shí)鐘生成電路22是輸出多相時(shí)鐘的多相輸出DLL電路，作為發(fā)送用時(shí)鐘TC2生成10相時(shí)鐘且作為接收用時(shí)鐘RC2生成30相時(shí)鐘。S卩，在圖1的構(gòu)成中，采用了將時(shí)鐘從主機(jī)設(shè)備1傳送到輔助設(shè)備2的、所謂的 Clock Rewarded方式。據(jù)此，即便在輔助設(shè)備2不能搭載石英晶體振蕩器等時(shí)鐘源的情況下，也可在輔助設(shè)備2側(cè)基于從主機(jī)設(shè)備1發(fā)送來(lái)的基準(zhǔn)時(shí)鐘生成發(fā)送用時(shí)鐘和接收用時(shí)鐘，所以可在主機(jī)設(shè)備側(cè)和輔助設(shè)備側(cè)的每一側(cè)保證動(dòng)作定時(shí)，可實(shí)現(xiàn)穩(wěn)定的雙向數(shù)據(jù)傳輸。此外，第一時(shí)鐘生成電路12并不局限于多相輸出PLL電路，例如也可以采用DLL 電路來(lái)實(shí)現(xiàn)。另外，第二時(shí)鐘生成電路22也不局限于多相輸出DLL電路，例如也可以采用 PLL電路來(lái)實(shí)現(xiàn)。另外，圖1所示的第一 LSIlO及第二 LSI20，設(shè)有數(shù)據(jù)傳輸功能的2系統(tǒng)。即，關(guān)于傳輸路徑32，第一 LSIlO具備第一發(fā)送電路塊14A及第一接收電路塊15A，第二 LSI20具備第二發(fā)送電路塊24A及第二接收電路塊25A。同樣地，關(guān)于傳輸路徑33，第一 LSIlO具備第一發(fā)送電路塊14B及第一接收電路塊15B，第二 LSI20具備第二發(fā)送電路塊24B及第二接收電路塊25B。在第一 LSIlO中，第一發(fā)送電路塊14A、14B具備串行器Gerializer) 141、143和差動(dòng)驅(qū)動(dòng)器142、144，且使用第一發(fā)送用時(shí)鐘TCl將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向輔助設(shè)備2輸出。S卩，串行器141、143使用第一發(fā)送用時(shí)鐘TCl，將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)。在這里，串行器141、143，向8比特并行數(shù)據(jù)追加2比特，將其轉(zhuǎn)換為串行數(shù)據(jù)并加密輸出(8B10B)。差動(dòng)驅(qū)動(dòng)器142、144將由串行器141、143所輸出的串行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)輸出。由差動(dòng)驅(qū)動(dòng)器142、144所輸出的差動(dòng)串行信號(hào)，經(jīng)由輸入輸出端子對(duì)7A、7B分別被輸出到傳輸路徑32、33。另外，第一接收電路塊15A、15B具備差動(dòng)接收器151、154、時(shí)鐘數(shù)據(jù)恢復(fù)(OTR)電路152、155及解串器(Deserializer) 153、156，且從自輔助設(shè)備2接收差動(dòng)串行信號(hào)，在使用第一接收用時(shí)鐘RCl通過(guò)時(shí)鐘數(shù)據(jù)恢復(fù)使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。即，差動(dòng)接收器151、巧4將經(jīng)由輸入輸出端子對(duì)7A、7B分別從傳輸路徑32、33輸入來(lái)的差動(dòng)串行信號(hào)轉(zhuǎn)換為串行數(shù)據(jù)輸出。CDR電路152、155是對(duì)用于以時(shí)鐘敲定( < )輸入數(shù)據(jù)的數(shù)據(jù)窗口的安全位置的邊緣選擇進(jìn)行確定的電路，根據(jù)第一接收用時(shí)鐘RCl進(jìn)行動(dòng)作。另外，CDR電路是相位調(diào)整電路的一個(gè)例子，也可以通過(guò)除此之外的構(gòu)成使差動(dòng)串行信號(hào)的定時(shí)一致。 解串器153、156對(duì)由⑶R電路152、155所輸出的串行數(shù)據(jù)進(jìn)行解碼，并轉(zhuǎn)換為8比特并行數(shù)據(jù)輸出(10Β8Β)。并且，如上所述，作為第一輸入輸出端子對(duì)的輸入輸出端子對(duì)7Α、7Β，被作為連接第一發(fā)送電路塊14Α、14Β的差動(dòng)輸出端子及連接第一接收電路塊15Α、15Β的差動(dòng)輸入端子共同使用。另一方面，在第二 LSI20中，第二發(fā)送電路塊24Α、24Β具備串行器241、243和差動(dòng)驅(qū)動(dòng)器M2J44，且使用第二發(fā)送用時(shí)鐘TC2將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向主機(jī)設(shè)備 1輸出。即，串行器對(duì)1、243使用第二發(fā)送用時(shí)鐘TC2，將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)。 在這里，串行器M1J43，向8比特并行數(shù)據(jù)追加2比特，將其轉(zhuǎn)換為串行數(shù)據(jù)并加密輸出 (8Β10Β)。差動(dòng)驅(qū)動(dòng)器242、244將由串行器241、243所輸出的串行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)輸出。由差動(dòng)驅(qū)動(dòng)器對(duì)2、244所輸出的差動(dòng)串行信號(hào)，經(jīng)由輸入輸出端子對(duì)9Α、9Β分別被輸出到傳輸路徑32、33。另外，第二接收電路塊25Α、25Β具備差動(dòng)接收器251、254、時(shí)鐘數(shù)據(jù)恢復(fù)(OTR)電路252、255及解串器253、256，且從主機(jī)設(shè)備1接收差動(dòng)串行信號(hào)，在使用第二接收用時(shí)鐘 RC2通過(guò)時(shí)鐘數(shù)據(jù)恢復(fù)使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。即，差動(dòng)接收器251、2Μ將經(jīng)由輸入輸出端子對(duì)9Α、9Β分別從傳輸路徑32、33輸入來(lái)的差動(dòng)串行信號(hào)轉(zhuǎn)換為串行數(shù)據(jù)輸出。CDR電路252、255是對(duì)用于以時(shí)鐘敲定輸入數(shù)據(jù)的數(shù)據(jù)窗口的安全位置的邊緣選擇進(jìn)行確定的電路，根據(jù)第二接收用時(shí)鐘RC2進(jìn)行動(dòng)作。另外，CDR電路是相位調(diào)整電路的一個(gè)例子，也可以通過(guò)除此之外的構(gòu)成使差動(dòng)串行信號(hào)的定時(shí)一致。解串器253、256對(duì)由⑶R 電路252、255所輸出的串行數(shù)據(jù)進(jìn)行解碼，并轉(zhuǎn)換為8比特并行數(shù)據(jù)輸出(10Β8Β)。并且，如上所述，作為第二輸入輸出端子對(duì)的輸入輸出端子對(duì)9Α、9Β，被作為連接第二發(fā)送電路塊24Α、24Β的差動(dòng)輸出端子及連接第二接收電路塊25Α、25Β的差動(dòng)輸入端子共同使用。根據(jù)這樣的構(gòu)成，能夠具有在一對(duì)差動(dòng)對(duì)端子實(shí)現(xiàn)發(fā)送和接收的雙向功能，所以在限定了端子數(shù)的系統(tǒng)中可實(shí)現(xiàn)雙向傳輸。另外，第一 LSIlO具備用于給傳輸路徑32、33供給差動(dòng)公共電位的偏壓電路18Α、 ISB0關(guān)于該偏壓電路18Α、18Β以后敘述。另外，第二 LSI20具備用于檢測(cè)傳輸路徑32、33 中沒(méi)有差動(dòng)信號(hào)的Hi-Z檢測(cè)電路^AJ8B。因?yàn)槿绻麄鬏斅窂?2、33變?yōu)镠i-Z (高阻抗)則差動(dòng)間的電位差就消失了，所以Hi-Z檢測(cè)電路觀々、288在差動(dòng)電位差進(jìn)入到一定振幅以?xún)?nèi)時(shí)，就可判定出沒(méi)有差動(dòng)信號(hào)。并且，在圖1的構(gòu)成中，差動(dòng)數(shù)據(jù)傳輸是通過(guò)全雙工方式或者半雙工方式雙向進(jìn)行的、即從主機(jī)設(shè)備1向輔助設(shè)備2、從輔助設(shè)備2向主機(jī)設(shè)備1進(jìn)行的。另外，圖1的構(gòu)成也對(duì)應(yīng)著單端接口，例如也可以執(zhí)行基于以往規(guī)格的單端數(shù)據(jù)傳輸。即，第一 LSIlO具備單端接口的第一驅(qū)動(dòng)器16a、17a及第一接收器16b、17b。第一驅(qū)動(dòng)器16a、17a的輸出端子及第一接收器16b、17b的輸入端子連接在差動(dòng)驅(qū)動(dòng)器13的輸出處。第二 LSI20具備單端接口的第二驅(qū)動(dòng)器洸a、27a及第二接收器^b、27b。第二驅(qū)動(dòng)器 26a,27a的輸出端子及第二接收器^5b、27b的輸入端子連接在差動(dòng)接收器21的輸入處。另外，第一及第二時(shí)鐘生成電路12、22優(yōu)選可將發(fā)送用時(shí)鐘TCI、TC2和接收用時(shí)鐘RC1、RC2的帶寬設(shè)定在不同的范圍內(nèi)。此外，優(yōu)選可動(dòng)態(tài)地變更發(fā)送用時(shí)鐘TCl、TC2和接收用時(shí)鐘RC1、RC2的帶寬。例如，將發(fā)送用時(shí)鐘TC1、TC2的帶寬設(shè)定在相對(duì)較低的例如 IMHz 2MHz的范圍內(nèi)，另一方面，將接收用時(shí)鐘RC1、RC2的帶寬設(shè)定在相對(duì)較高的例如 2MHz 4MHz的范圍內(nèi)。據(jù)此，因?yàn)榭梢赃m當(dāng)?shù)卦O(shè)定接收用時(shí)鐘和發(fā)送用時(shí)鐘的關(guān)系，所以可改善并穩(wěn)定通信系統(tǒng)的頻率特性。為了實(shí)現(xiàn)這樣的構(gòu)成，例如，在作為多相時(shí)鐘生成電路而使用多相PLL電路的情況下，搭載2個(gè)VCO等作為接收用和發(fā)送用即可。或者，也可第一及第二時(shí)鐘生成電路12、 22的每一個(gè)按發(fā)送用和接收用而具備多相時(shí)鐘生成電路。圖2是進(jìn)一步概念性表示實(shí)現(xiàn)本實(shí)施方式所涉及的通信方式的功能的圖。在圖2 中，主機(jī)設(shè)備1具備存儲(chǔ)各種信息的R0M41、進(jìn)行通信控制的邏輯電路塊42 (PHY層、LINK 層及協(xié)議層)、用于執(zhí)行單端數(shù)據(jù)傳輸?shù)膯味藗鬏敳?3及用于執(zhí)行差動(dòng)數(shù)據(jù)傳輸?shù)牟顒?dòng)傳輸部44。在圖1的構(gòu)成中，第一 LSIlO中包含著單端傳輸部43和差動(dòng)傳輸部44。同樣地， 輔助設(shè)備2具備存儲(chǔ)各種信息的R0M51、進(jìn)行通信控制的邏輯電路塊52 (PHY層、LINK層及協(xié)議層)、用于執(zhí)行單端數(shù)據(jù)傳輸?shù)膯味藗鬏敳?3及用于執(zhí)行差動(dòng)數(shù)據(jù)傳輸?shù)牟顒?dòng)傳輸部 M。在圖1的構(gòu)成中，第二 LSI20中包含著單端傳輸部53和差動(dòng)傳輸部M。在主機(jī)設(shè)備1中，R0M41存儲(chǔ)著第一時(shí)鐘生成電路12的詳細(xì)信息。例如，在第一時(shí)鐘生成電路12由PLL電路構(gòu)成的時(shí)候，存儲(chǔ)著頻率范圍或帶寬等信息。在輔助設(shè)備2中， 同樣地，R0M51存儲(chǔ)著第二時(shí)鐘生成電路22的詳細(xì)信息。并且，主機(jī)設(shè)備1具有如下功能，即讀取在輔助設(shè)備2具有的R0M51中所存儲(chǔ)的第二時(shí)鐘生成電路22的詳細(xì)信息，并根據(jù)該詳細(xì)信息進(jìn)行第一時(shí)鐘生成電路12的設(shè)定。例如，主機(jī)設(shè)備1根據(jù)輔助設(shè)備2具有的第二時(shí)鐘生成電路22 (例如，多相輸出DLL電路)的頻率范圍信息，將第一時(shí)鐘生成電路21 (例如，多相輸出PLL電路)的VCO的頻率范圍設(shè)定為最合適(士50%等)?；蛘?，主機(jī)設(shè)備1根據(jù)輔助設(shè)備2具有的第二時(shí)鐘生成電路22的帶寬信息，將第一時(shí)鐘生成電路21的帶寬設(shè)定為最合適(士50%等)。據(jù)此，在主機(jī)設(shè)備1 側(cè)，對(duì)差動(dòng)數(shù)據(jù)傳輸來(lái)說(shuō)可進(jìn)行最合適的設(shè)定，并且可對(duì)應(yīng)各種各樣的輔助設(shè)備2。此外，主機(jī)設(shè)備1優(yōu)選在從單端數(shù)據(jù)傳輸向差動(dòng)數(shù)據(jù)傳輸切換的期間，執(zhí)行讀取在輔助設(shè)備2具有的R0M51中所存儲(chǔ)的第二時(shí)鐘生成電路22的詳細(xì)信息的動(dòng)作。據(jù)此，在開(kāi)始差動(dòng)數(shù)據(jù)傳輸之前讀取輔助設(shè)備2的時(shí)鐘生成電路的設(shè)定，且主機(jī)設(shè)備1側(cè)完成了最合適的設(shè)定，所以不對(duì)實(shí)際的差動(dòng)數(shù)據(jù)傳輸產(chǎn)生影響可以變更設(shè)定。
另外，在圖1的構(gòu)成中，通過(guò)在第一 LSI 10設(shè)定偏壓電路18A、18B,從而可謀求差動(dòng)傳輸路徑的公共電位的穩(wěn)定化。圖3是用于說(shuō)明本實(shí)施方式中的公共(Common)電位的穩(wěn)定化的圖。首先，如圖 3(a)所示，在以往方式中，因?yàn)樵诓贿M(jìn)行數(shù)據(jù)傳輸?shù)母咦杩蛊陂g(Hi-Z期間)公共電位不穩(wěn)定，所以例如在切換傳輸方向之后的傳輸期間開(kāi)始時(shí)，直至公共電位達(dá)到正常狀態(tài)為止需要較長(zhǎng)時(shí)間，故差動(dòng)信號(hào)變得不穩(wěn)定(A)。另外，如圖3(b)所示，在使用所謂AC結(jié)合方式的情況下，在傳輸期間開(kāi)始時(shí)，直至差動(dòng)電位差達(dá)到充分大為止需要較長(zhǎng)時(shí)間，故差動(dòng)信號(hào)變得不穩(wěn)定⑶。因此，在本實(shí)施方式中，無(wú)論傳輸方向的朝向如何，通過(guò)偏壓電路18A、18B至少在包含不進(jìn)行數(shù)據(jù)傳輸?shù)母咦杩蛊陂g的期間可將公共電位保持在規(guī)定的電位上。據(jù)此，例如在切換傳輸方向之后的傳輸期間開(kāi)始時(shí)，差動(dòng)信號(hào)不會(huì)變得不穩(wěn)定，所以可進(jìn)一步縮短傳輸方向切換所需的時(shí)間。圖4是表示偏壓電路的具體構(gòu)成例的圖。圖4表示的是摘錄與傳輸路徑32相關(guān)的電路構(gòu)成。在圖4中，偏壓電路是由運(yùn)算放大器組成的電壓跟隨器電路181而構(gòu)成的。 電壓跟隨器電路181的輸出連接在輸入輸出端子對(duì)7A之間所連接的終端電阻182的中間。 差動(dòng)驅(qū)動(dòng)器142為電流方式，在“H”輸出時(shí)，Pch側(cè)輸出恒流，Nch側(cè)引入恒流，另一方面， 在“L”輸出時(shí)，Nch側(cè)輸出恒流，Pch側(cè)引入恒流。電壓跟隨器電路181將在LSI內(nèi)部生成的公共電位作為傳輸路徑32的中間電位進(jìn)行輸出。據(jù)此，可將公共電位保持在規(guī)定的電位上。本發(fā)明所涉及的接口電路，在時(shí)鐘源僅存在于主機(jī)設(shè)備的構(gòu)成中，可實(shí)現(xiàn)穩(wěn)定的雙向數(shù)據(jù)傳輸，故例如在等離子體顯示器等的SD卡用接口中是有用的。
權(quán)利要求
1.一種接口電路，用于在主機(jī)設(shè)備和輔助設(shè)備之間雙向執(zhí)行數(shù)據(jù)傳輸，其特征在于， 該接口電路具備第一 LSI，其被搭載于所述主機(jī)設(shè)備；和第二 LSI，其被搭載于所述輔助設(shè)備， 所述第一 LSI具備第一時(shí)鐘生成電路，其基于第一基準(zhǔn)時(shí)鐘，個(gè)別地生成第一發(fā)送用時(shí)鐘和第一接收用時(shí)鐘，并且生成所述輔助設(shè)備用的第二基準(zhǔn)時(shí)鐘；差動(dòng)驅(qū)動(dòng)器，其將所述第二基準(zhǔn)時(shí)鐘轉(zhuǎn)換為差動(dòng)時(shí)鐘，向所述輔助設(shè)備輸出； 第一發(fā)送電路塊，其使用所述第一發(fā)送用時(shí)鐘將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向所述輔助設(shè)備輸出；和第一接收電路塊，其從所述輔助設(shè)備接收差動(dòng)串行信號(hào)，在使用所述第一接收用時(shí)鐘使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)， 所述第二 LSI具備差動(dòng)接收器，其從所述主機(jī)設(shè)備接收差動(dòng)時(shí)鐘，并轉(zhuǎn)換為第三基準(zhǔn)時(shí)鐘； 第二時(shí)鐘生成電路，其基于所述第三基準(zhǔn)時(shí)鐘，個(gè)別地生成第二發(fā)送用時(shí)鐘和第二接收用時(shí)鐘；第二發(fā)送電路塊，其使用所述第二發(fā)送用時(shí)鐘將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向所述主機(jī)設(shè)備輸出；和第二接收電路塊，其從所述主機(jī)設(shè)備接收差動(dòng)串行信號(hào)，在使用所述第二接收用時(shí)鐘使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。
2.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述第一 LSI具備第一輸入輸出端子對(duì)，其被作為連接所述第一發(fā)送電路塊的差動(dòng)輸出端子及連接所述第一接收電路塊的差動(dòng)輸入端子共同使用，所述第二 LSI具備第二輸入輸出端子對(duì)，其被作為連接所述第二發(fā)送電路塊的差動(dòng)輸出端子及連接所述第二接收電路塊的差動(dòng)輸入端子共同使用。
3.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述第一接收電路塊通過(guò)相位調(diào)整電路使差動(dòng)串行信號(hào)的定時(shí)一致， 所述第二接收電路塊通過(guò)相位調(diào)整電路使差動(dòng)串行信號(hào)的定時(shí)一致。
4.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述主機(jī)設(shè)備和所述輔助設(shè)備之間的差動(dòng)數(shù)據(jù)傳輸，通過(guò)全雙工方式或者半雙工方式雙向地進(jìn)行。
5.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述第一 LSI具備單端接口的第一驅(qū)動(dòng)器及第一接收器，所述第一驅(qū)動(dòng)器的輸出端子及所述第一接收器的輸入端子連接在所述差動(dòng)驅(qū)動(dòng)器的輸出處，所述第二 LSI具備單端接口的第二驅(qū)動(dòng)器及第二接收器，所述第二驅(qū)動(dòng)器的輸出端子及所述第二接收器的輸入端子連接在所述差動(dòng)接收器的輸入處。
6.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述第一時(shí)鐘生成電路是輸出多相時(shí)鐘的多相時(shí)鐘生成電路，且構(gòu)成為能將所述第一發(fā)送用時(shí)鐘和所述第一接收用時(shí)鐘的帶寬設(shè)定在不同的范圍內(nèi)、或者能動(dòng)態(tài)地變更所述第一發(fā)送用時(shí)鐘和所述第一接收用時(shí)鐘的帶寬，所述第二時(shí)鐘生成電路是輸出多相時(shí)鐘的多相時(shí)鐘生成電路，且構(gòu)成為能將所述第二發(fā)送用時(shí)鐘和所述第二接收用時(shí)鐘的帶寬設(shè)定在不同的范圍內(nèi)、或者能動(dòng)態(tài)地變更所述第二發(fā)送用時(shí)鐘和所述第二接收用時(shí)鐘的帶寬。
7.根據(jù)權(quán)利要求6所述的接口電路，其特征在于，所述第一及第二時(shí)鐘生成電路的每一個(gè)按發(fā)送用和接收用而具備多相時(shí)鐘生成電路。
8.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述輔助設(shè)備具備ROM，其存儲(chǔ)著所述第二時(shí)鐘生成電路相關(guān)的詳細(xì)信息，所述主機(jī)設(shè)備具有如下功能，即讀取在所述輔助設(shè)備具有的所述ROM中所存儲(chǔ)的詳細(xì)信息，并根據(jù)該詳細(xì)信息進(jìn)行所述第一時(shí)鐘生成電路的設(shè)定。
9.根據(jù)權(quán)利要求8所述的接口電路，其特征在于，所述主機(jī)設(shè)備和所述輔助設(shè)備除差動(dòng)數(shù)據(jù)傳輸之外，還能執(zhí)行單端數(shù)據(jù)傳輸，所述主機(jī)設(shè)備在從單端數(shù)據(jù)傳輸向差動(dòng)數(shù)據(jù)傳輸切換的期間，執(zhí)行讀取在所述輔助設(shè)備具有的所述ROM中所存儲(chǔ)的詳細(xì)信息的動(dòng)作。
10.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述第一時(shí)鐘生成電路是輸出多相時(shí)鐘的多相輸出PLL電路，所述第二時(shí)鐘生成電路是輸出多相時(shí)鐘的多相輸出DLL電路。
11.根據(jù)權(quán)利要求10所述的接口電路，其特征在于，所述輔助設(shè)備具備ROM，其存儲(chǔ)著所述多相輸出DLL電路相關(guān)的詳細(xì)信息，所述主機(jī)設(shè)備具有如下功能，即讀取在所述輔助設(shè)備具有的所述ROM中所存儲(chǔ)的詳細(xì)信息，并根據(jù)該詳細(xì)信息進(jìn)行所述多相輸出PLL電路的設(shè)定。
12.根據(jù)權(quán)利要求1所述的接口電路，其特征在于，所述第一 LSI具備偏壓電路，其輸出連接在所述第一輸入輸出端子對(duì)之間所連接的終端電阻的中間，所述偏壓電路至少在不進(jìn)行數(shù)據(jù)傳輸?shù)钠陂g將公共電位保持在規(guī)定的電位上。
13.一種接口電路，為了在主機(jī)設(shè)備和輔助設(shè)備之間雙向執(zhí)行數(shù)據(jù)傳輸，而被搭載于所述主機(jī)設(shè)備，其特征在于，該接口電路具備時(shí)鐘生成電路，其基于基準(zhǔn)時(shí)鐘，個(gè)別地生成發(fā)送用時(shí)鐘和接收用時(shí)鐘，并且生成所述輔助設(shè)備用的基準(zhǔn)時(shí)鐘；差動(dòng)驅(qū)動(dòng)器，其將所述輔助設(shè)備用的基準(zhǔn)時(shí)鐘轉(zhuǎn)換為差動(dòng)時(shí)鐘，向所述輔助設(shè)備輸出；發(fā)送電路塊，其使用所述發(fā)送用時(shí)鐘將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向所述輔助設(shè)備輸出；和接收電路塊，其從所述輔助設(shè)備接收差動(dòng)串行信號(hào)，在使用所述接收用時(shí)鐘使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。
14.根據(jù)權(quán)利要求13所述的接口電路，其特征在于，還具備輸入輸出端子對(duì)，其被作為連接所述發(fā)送電路塊的差動(dòng)輸出端子及連接所述接收電路塊的差動(dòng)輸入端子共同使用。
15.根據(jù)權(quán)利要求13所述的接口電路，其特征在于，所述接收電路塊通過(guò)相位調(diào)整電路使差動(dòng)串行信號(hào)的定時(shí)一致。
16.一種接口電路，為了在主機(jī)設(shè)備和輔助設(shè)備之間雙向執(zhí)行數(shù)據(jù)傳輸，而被搭載于所述輔助設(shè)備，其特征在于，該接口電路具備差動(dòng)接收器，其從所述主機(jī)設(shè)備接收差動(dòng)時(shí)鐘，并轉(zhuǎn)換為基準(zhǔn)時(shí)鐘； 時(shí)鐘生成電路，其基于所述基準(zhǔn)時(shí)鐘，個(gè)別地生成發(fā)送用時(shí)鐘和接收用時(shí)鐘； 發(fā)送電路塊，其使用所述發(fā)送用時(shí)鐘將并行數(shù)據(jù)轉(zhuǎn)換為差動(dòng)串行信號(hào)，向所述主機(jī)設(shè)備輸出；和接收電路塊，其從所述主機(jī)設(shè)備接收差動(dòng)串行信號(hào)，在使用所述接收用時(shí)鐘使定時(shí)一致之后轉(zhuǎn)換為并行數(shù)據(jù)。
17.根據(jù)權(quán)利要求16所述的接口電路，其特征在于，還具備輸入輸出端子對(duì)，其被作為連接所述發(fā)送電路塊的差動(dòng)輸出端子及連接所述接收電路塊的差動(dòng)輸入端子共同使用。
18.根據(jù)權(quán)利要求16所述的接口電路，其特征在于，所述接收電路塊通過(guò)相位調(diào)整電路使差動(dòng)串行信號(hào)的定時(shí)一致。
19.根據(jù)權(quán)利要求1、13、16中任一項(xiàng)所述的接口電路，其特征在于， 所述輔助設(shè)備是存儲(chǔ)器模塊。
全文摘要
本發(fā)明提供一種接口電路。主機(jī)設(shè)備(1)的LSI(10)基于基準(zhǔn)時(shí)鐘(RFC1)，個(gè)別地生成發(fā)送用時(shí)鐘(TC1)和接收用時(shí)鐘(RC1)。并且，還生成輔助設(shè)備(2)用的基準(zhǔn)時(shí)鐘(RFC2)?；鶞?zhǔn)時(shí)鐘(RFC2)被轉(zhuǎn)換為差動(dòng)時(shí)鐘后發(fā)送給輔助設(shè)備(2)。輔助設(shè)備(2)的LSI(20)基于由差動(dòng)時(shí)鐘轉(zhuǎn)換后的基準(zhǔn)時(shí)鐘(RFC3)，個(gè)別地生成發(fā)送用時(shí)鐘(TC2)和接收用時(shí)鐘(RC2)。
文檔編號(hào)H04L25/02GK102171967SQ20098013936
公開(kāi)日2011年8月31日 申請(qǐng)日期2009年9月4日 優(yōu)先權(quán)日2009年3月25日
發(fā)明者小松義英, 巖田徹, 有馬幸生, 江淵剛志 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社