專利名稱：：鎖定源同步選通接收器的裝置及其方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及的是微電子領(lǐng)域，更具體地說，是關(guān)于一種鎖定源同步選通接收器的裝置和方法，用于防止使用源同步數(shù)據(jù)和地址總線的微處理器系統(tǒng)因總線噪聲所造成的錯誤指示。且本發(fā)明還提供一種裝置及方法應(yīng)用于具有不同頻率的源同步總線的微處理系統(tǒng)。
背景技術(shù)：
：現(xiàn)在計算機系統(tǒng)采用源同步系統(tǒng)總線來為總線代理間提供數(shù)據(jù)的交換，例如在微處理器和存儲器集線器之間的數(shù)據(jù)交換?！霸赐健笨偩€協(xié)議使得數(shù)據(jù)可在非常高的速度下傳送，源同步協(xié)議是基于以下的原則操作傳輸總線代理(busagent)將數(shù)據(jù)放在總線上一段固定的時間，并發(fā)出一個和該數(shù)據(jù)對應(yīng)的“選通”信號，用來指示接收總線代理該數(shù)據(jù)是有效的。換言之，數(shù)據(jù)信號及其相應(yīng)的選通信號以相同的傳播路徑經(jīng)過總線，當(dāng)接收器探測到相應(yīng)選通信號的轉(zhuǎn)換時，接收器便可確信數(shù)據(jù)信號上的數(shù)據(jù)是有效的。但是選通信號會受到一些不明來源的影響而造成的誤差，這些不明來源可能是鄰近信號引導(dǎo)或輻射的發(fā)射物。雖然以前的總線協(xié)議能夠探測和校正源同步總線上的選通毛刺(glitch)造成的誤差，但由于沒有絕對參考時間，只能通過許多個總線時鐘周期當(dāng)作不同的時間參考值，用以判定選通信號的轉(zhuǎn)換是真正的轉(zhuǎn)換還是干擾脈沖。因此先前的協(xié)議被認(rèn)為是復(fù)雜的，再者，對于當(dāng)前的源同步總線，大量的數(shù)據(jù)僅在一個總線時鐘周期被傳輸，并且提供給接收總線代理表明數(shù)據(jù)有效的唯一指示僅僅只是數(shù)據(jù)選通信號而已。選通信號轉(zhuǎn)換的時序是總線時鐘頻率的函數(shù)，但是對于接收器來說，一個數(shù)據(jù)選通信號似乎在所有的情形下對于總線時鐘而言都是非同步的。這是由于總線時鐘和數(shù)據(jù)選通信號之間存在一個固定的且未知的相位差。因此，許多技術(shù)用于探測和校正發(fā)生在源同步總線上的選通信號的毛刺干擾。本發(fā)明涉及的其中一種被稱為“接收器鎖定”的技術(shù)。如前所述，源同步總線協(xié)議通常只為數(shù)據(jù)選通指定總線時鐘周期的一小段。假設(shè)數(shù)據(jù)選通周期被限制在總線時鐘周期的1/4以內(nèi)?，F(xiàn)有技術(shù)提供了許多裝置來在總線時鐘周期1/4的時間內(nèi)將接收器鎖定。但是，這些技術(shù)采用了固定的邏輯，譬如一些發(fā)明人采用了固定的邏輯來計算鎖定時間，因此，當(dāng)操作參數(shù)變化時，譬如總線時鐘頻率微小變化，設(shè)備參數(shù)變化以及核心操作電壓變化的時候，鎖定時間會被相反地影響。另外，芯片的制造過程亦會造成不同的鎖定時間。于是設(shè)計者被迫使用最壞情況下的腳本來使用這些技術(shù)?，F(xiàn)今的專家學(xué)者都注意到了傳統(tǒng)的接收器鎖定技術(shù)的不完善，因為這些技術(shù)沒有為前面提到的變量做任何補償，因此許多誤差被引入了計算機系統(tǒng)中。對于以上討論的關(guān)于現(xiàn)在的集成電路中探測和校正發(fā)生在源同步系統(tǒng)總線中的誤差的
背景技術(shù)：
，參考圖1-圖2。見圖1，該框圖用于說明現(xiàn)在的計算機系統(tǒng)100中，兩個或以上的總線代理101通過源同步系統(tǒng)總線102來交換數(shù)據(jù)。該總線代理101可以是任何一個單元或者該計算機系統(tǒng)100中的任何一個經(jīng)由總線102來傳輸和接收數(shù)據(jù)的單元。本領(lǐng)域技術(shù)人員都知道，當(dāng)今一個典型的總線代理101可以具體化，但不限于微處理器或者中央處理器，存儲器集線器或者存儲器控制器，主或者輔外圍設(shè)備，直接存儲器通道單元，視頻控制器，或者其它類型的總線接口單元。廣義上說，為了傳輸數(shù)據(jù)，一個總線代理101將驅(qū)動總線102上的信號的一個子集，同時另一個總線代理101探測并接收驅(qū)動信號，接著獲取由一個或多個總線102上的信號的子集表示的數(shù)據(jù)?，F(xiàn)有技術(shù)中有很多不同的總線協(xié)議，用來在兩個總線代理之間傳輸數(shù)據(jù)，這里就不詳細(xì)描述這些不同種類的技術(shù)。這里要充分體會，在總線處理時，在兩個或多個總線代理101之間通訊的“數(shù)據(jù)”可以包括，但不限于地址信息，與一個或多個地址，控制信息，或者狀態(tài)信息有關(guān)的數(shù)據(jù)。不管在總線上通訊的數(shù)據(jù)的種類，現(xiàn)在，越來越多的計算機系統(tǒng)100在采用一種特殊的通常被叫做“源同步”協(xié)議的總線協(xié)議，以很高的總線速度來傳輸數(shù)據(jù)。與已有技術(shù)對比，采樣數(shù)據(jù)總線協(xié)議和源同步協(xié)議在如下原則下操作傳輸總線代理101將數(shù)據(jù)放到總線上一段固定的時間，并聲明一個與數(shù)據(jù)相對應(yīng)的“選通”信號來告知接收總線代理101數(shù)據(jù)有效。本領(lǐng)域技術(shù)人員都知道一系列在很高速率下轉(zhuǎn)換的數(shù)據(jù)和相應(yīng)的選通信號的傳播途徑，包括物理的和電子的參數(shù)，可能與總線上另外一組數(shù)據(jù)相關(guān)的傳播途徑很不相同。特別地，傳播途徑的傳播延遲，總線阻抗和電子特性會影響數(shù)據(jù)信號穩(wěn)定的時間，或?qū)偩€代理101的接收“有效”。這就是源同步總線協(xié)議在現(xiàn)場設(shè)備的市場中流行的原因。在一個典型配置中，與一組數(shù)據(jù)信號相關(guān)的數(shù)據(jù)選通信號與這組數(shù)據(jù)信號走相同的傳播路徑，因此，選通信號與數(shù)據(jù)信號本身都受到同樣的傳播特性的影響。如果選通信號在數(shù)據(jù)有效期間，接收總線代理101探測到一個有效的選通信號轉(zhuǎn)換的時候便可確信有效的數(shù)據(jù)信號?，F(xiàn)在參考圖2，時序圖200描述了一個源同步數(shù)據(jù)選通是如何經(jīng)由圖1中的系統(tǒng)總線被用來在總線代理101之間傳輸數(shù)據(jù)的。圖200示出了一個或多個數(shù)據(jù)信號DATA和一個相應(yīng)的數(shù)據(jù)選通信號DATASTROBE，其包括了在圖1中的系統(tǒng)總線102上的一個子集的信號。如上所述，DATASTROBE與DATA經(jīng)過相同的傳播路徑，因此它們也經(jīng)歷同樣的傳播特性。如上所提到的，DATA的狀態(tài)在一個固定或者預(yù)先已定的時間窗內(nèi)在總線上被驅(qū)動。在圖200中，DATA在時間T0被驅(qū)動，并且在時間T2被再次驅(qū)動。DATASTROBE在時間T1被驅(qū)動，來指示在T0被驅(qū)動的DATA上信息的有效性。同樣，DATASTROBE在時間T3被驅(qū)動來指示在T2被驅(qū)動的DATA上信息的有效性。源同步數(shù)據(jù)總線一般在DATA向總線補償DATA和DATASTROBE之間的傳播特性的細(xì)微變化之后某個時刻，聲明DATASTROBE。在很多時候，DATASTROBE在DATA放到總線期間的中間時刻被聲明。當(dāng)接收總線代理探測到DATASTROBE的狀態(tài)的一個預(yù)定變化時捕獲DATA，特別是當(dāng)DATASTROBE通過一個與DATASTROBE的聲明相對應(yīng)的電壓和電流信號轉(zhuǎn)換的時候。源同步總線在高總線速度下有效，因為影響DATA和影響DATASTROBE的時序的傳播距離和總線設(shè)計的多樣性實質(zhì)上是一樣的。因此，當(dāng)探測到DATASTROBE的聲明時，總線代理也視DATA有效。盡管源同步總線有利于最大化數(shù)據(jù)轉(zhuǎn)換速率，但是它們?nèi)匀皇苷`差的影響。更特別的是，本領(lǐng)域技術(shù)人員都知道，總線上的干擾現(xiàn)象都會導(dǎo)致如接收總線代理看到的“毛刺”，毛刺201、202是一個DATASTROBE的非故意的轉(zhuǎn)換或聲明。基于所采用的源同步協(xié)議的某一類型，在T2和T5時刻出現(xiàn)的毛刺如果被接收總線代理探測到的話，會導(dǎo)致該代理將DATA在T1和T4時刻被選通的狀態(tài)理解為在T3和T6時刻被選通有效。毛刺201、202是由總線上直接或間接耦合的噪聲導(dǎo)致的，這些噪聲是集成電路或計算機系統(tǒng)中的其它信號的狀態(tài)改變造成的。例如，T2時刻出現(xiàn)的毛刺201是由于數(shù)據(jù)信號DATA也在這個時刻轉(zhuǎn)化。在T2時刻的毛刺201在源同步總線里是很常見的。有很多技術(shù)用來探測和校正源同步總線上的誤差。實際上，也有許多技術(shù)用以在一旦探測到DATASTROBE的有效聲明時，防止接收總線代理經(jīng)歷毛刺201、202。例如，Ilkhahar在專利號為6,433,600的美國專利中教授了一種方法和裝置在源同步環(huán)境中，來為不同的選通輸入緩沖器防止毛刺，該環(huán)境在相應(yīng)的數(shù)據(jù)選通后的一段預(yù)先決定的(即固定的)時間內(nèi)提供毛刺保護(hù)。Kurd等人，在專利號為6,505,262的美國專利中教授了一種毛刺保護(hù)電路，該電路產(chǎn)生輸出代表選通信號和其一個延遲版本的邏輯乘積。Kurd也教授了一對毛刺保護(hù)電路，這一對電路中一個檢測到一個選通信號的轉(zhuǎn)換，并進(jìn)入休眠直到另一個電路也檢測到一個選通信號的轉(zhuǎn)換，這一對電路工作于相互牽入(toggling)模型。這兩件專利，和其它一些延伸的現(xiàn)有技術(shù)將邏輯電路用來在一個有效的轉(zhuǎn)換以后選通信號被鎖定期間提供一段固定的時間(通常由一系列串聯(lián)的反相器實現(xiàn))?，F(xiàn)在的發(fā)明人都注意到在源同步接收器中預(yù)防毛刺的傳統(tǒng)技術(shù)是局限的，因為其運用的是固定時序技術(shù)。本領(lǐng)域技術(shù)人員員都知道，任何總線上信號的時序變化是總線電壓，接收總線代理的核心電壓和溫度的函數(shù)。此外，總線時鐘信號的頻率也是變化的，由該時鐘信號可以得到源同步選通信號。此外，制造過程的變化會造成一個裝置中的時序電路的“鎖定”時間與在相同或不同晶片(wafer)上的另一個裝置上的結(jié)構(gòu)相同的時序電路的“鎖定”時間完全不同。此外，當(dāng)數(shù)據(jù)選通和相應(yīng)的數(shù)據(jù)相對于總線上的其它信號，如總線時鐘信號，被異步地接收的時候，沒有現(xiàn)有技術(shù)來指示一個精確的時間，這使得選通信號的接收被認(rèn)為是不可靠的。于是，本發(fā)明的發(fā)明人注意到鎖定數(shù)據(jù)選通信號的接收的現(xiàn)有技術(shù)是不足和有限的，因為這些技術(shù)并沒有考慮到由于以上提到的原因造成的時序變化。采用這些現(xiàn)有技術(shù)的裝置必須被配置為在最差條件下工作，這樣會降低它們的效能，或者它們必須在制造和測試過程中調(diào)試。因此我們需要一種裝置和方法來使能接收設(shè)備在探測到一個源同步總線選通有效以后的一段時間內(nèi)鎖定接收器，這段時間是連續(xù)地隨著總線和核心電壓中的變化，溫度以及總線時鐘頻率的變化而更新。我們亦需要一種源同步選通鎖定技術(shù)能夠?qū)τ谂?，晶圓，和裸片之間制造過程中或者其制造過程之前的變化進(jìn)行補償。
發(fā)明內(nèi)容本發(fā)明不同于其它發(fā)明的地方在于它直接解決了上述提出的問題，并解決了現(xiàn)有技術(shù)的其它一些問題、缺陷和限制。本發(fā)明提供了更優(yōu)良的技術(shù)來鎖定源同步選通接收器，該接收器會連續(xù)地補償總線時鐘頻率，電壓以及溫度的變化。在本發(fā)明的一個實施例中，提出了一個可配置裝置用以防止源同步接收器的接收錯誤，該裝置包括一個延遲鎖定環(huán)以及至少一個選通接收器。該延遲鎖定環(huán)接收一個參考時鐘信號，并產(chǎn)生一個選擇向量信號和一個編碼選擇向量信號，其中，該編碼選擇向量信號指示了一個第一時間周期，該選擇向量信號用來在多個參考時鐘信號的連續(xù)延遲版本中選擇一個，這些參考時鐘信號連續(xù)延遲版本是將參考時鐘信號延遲規(guī)定個數(shù)周期產(chǎn)生的，其中第一時間周期略微短于參考時鐘信號的預(yù)定數(shù)目個周期。該延遲鎖定環(huán)與一個或多個選通接收器耦接。這些選通接收器分別接收該編碼選擇向量信號和相應(yīng)的選通信號。在相應(yīng)的選通信號轉(zhuǎn)換以后緊跟著的第一時間周期或第二時間周期內(nèi)配置這些接收器來鎖定相應(yīng)的選通信號的接收。該選擇向量信號用來在參考時鐘信號的多個連續(xù)延遲版本中選擇一個，并采用該編碼選擇向量信號來決定第一或第二時間周期。本發(fā)明的另一個方面提出了一個微處理器裝置來鎖定源同步選通接收器。這個微處理器裝置具有一個延遲鎖定環(huán)和一個選通接收器。該延遲鎖定環(huán)接收一個參考時鐘信號，并產(chǎn)生一個選擇向量信號和一個編碼選擇向量信號，該編碼選擇向量信號指示了第一時間周期，該選擇向量信號用來在多個參考時鐘信號的連續(xù)延遲版本中選擇一個，這些參考時鐘信號的連續(xù)延遲版本是將參考時鐘信號延遲規(guī)定數(shù)目個周期產(chǎn)生的，其中該第一時間周期微略短于該參考時鐘信號的預(yù)定數(shù)目個周期。該延遲鎖定環(huán)包括一個延時單元，該延時單元具有多路抽頭，每路抽頭各自對應(yīng)多個參考時鐘信號的連續(xù)延遲版本中的一個。該選通接收器耦接到這個延遲鎖定環(huán)。該接收器接收這個編碼選擇向量信號和一個選通信號，并在選通信號轉(zhuǎn)換以后的第一時間周期內(nèi)將該選通信號的接收鎖存。通過在多個選通信號的連續(xù)延遲版本中選擇一個，運用編碼選擇向量信號來決定第一或第二時間周期。該選通接收器有一個第二延時單元，該單元具有第二多路抽頭。每個第二多路抽頭與多個選通信號的連續(xù)延遲版本一一對應(yīng)，第二多路抽頭的數(shù)量比第一多路抽頭多。另外一方面，本發(fā)明提出了一種鎖定源同步選通接收器的方法。該方法首先包括產(chǎn)生參考時鐘信號的連續(xù)延遲版本，并在多個參考時鐘信號的連續(xù)延遲版本中選擇一個，這些參考時鐘信號連續(xù)延遲版本是將參考時鐘信號延遲規(guī)定個數(shù)周期產(chǎn)生的；接著經(jīng)由一個選擇向量，在參考時鐘信號的連續(xù)延遲版本中指明一個；然后產(chǎn)生一個格雷編碼選擇向量來指明一個第一時間周期；在選通信號轉(zhuǎn)換以后這段鎖定時間內(nèi)，在選通接收器中將選通信號的接收鎖定，其中第二時間周期是由多個第一時間周期組成的。接著，產(chǎn)生選通信號的連續(xù)延遲版本，并通過選擇一個選通信號的連續(xù)延遲版本，采用格雷編碼的選擇向量來決定鎖定時間。結(jié)合下面的附圖能更好地理解本發(fā)明的各種標(biāo)的、特點以及優(yōu)勢，其中圖1為一計算機系統(tǒng)的框圖，表明在一個計算機系統(tǒng)中，兩個或多個總線代理經(jīng)由源同步系統(tǒng)總線來交換數(shù)據(jù)。圖2是一個時序圖，描述了如何經(jīng)由如圖1所示的系統(tǒng)總線，采用源同步數(shù)據(jù)選通在總線代理之間傳輸數(shù)據(jù)。圖3是以執(zhí)行64位總線傳輸?shù)腦86兼容的數(shù)據(jù)信號集的交互作用為特征的時序圖。圖4是表明根據(jù)本發(fā)明所描述的鎖定源同步選通裝置的框圖。圖5是一個時序圖，示出圖4所示的裝置如何根據(jù)本發(fā)明在同步接收器中防止由于微處理器系統(tǒng)中的總線噪聲造成的錯誤指示，該微處理器系統(tǒng)采用源同步數(shù)據(jù)、地址和/或控制總線。圖6是依照本發(fā)明詳細(xì)描述64選1格雷碼多路器的框圖。圖7是描述圖6所示的格雷碼多路器的一個左(left)多路器單元的框圖。圖8是詳細(xì)示出圖6所示的格雷碼多路器的一個右(right)多路器單元的框圖。圖9是一個框圖，示出了一個根據(jù)本發(fā)明的一實施例，用以源同步接收的2/4倍傳輸率裝置。圖10是一個框圖，描述了圖9中的2/4倍選擇邏輯的細(xì)節(jié)。其中，附圖標(biāo)記說明如下計算機系統(tǒng)100總線代理101源同步總線102選通總線時序圖200毛刺信號201毛刺信號20264位傳輸四倍傳輸率源同步數(shù)據(jù)相位圖300鎖定同步選通的結(jié)構(gòu)400時鐘乘法器402ADJVAL邏輯器404延遲鎖定環(huán)41064抽頭的延遲單元41164選1多路器4122周期比較邏輯器4136位格雷碼編碼器414調(diào)整邏輯器415選通接收器42064抽頭的延遲單元421格雷編碼多路器422差分接收器423通過邏輯器424動態(tài)選通鎖定時序圖500毛刺信號50164選1格雷編碼多路器600左格雷碼多路器601右格雷碼多路器602左格雷碼4選1多路器700右格雷碼4選1多路器8002倍/4倍傳輸率動態(tài)變量裝置900時鐘乘法器902ADJVAL邏輯器904延遲鎖定環(huán)91064抽頭的延遲單元91164選1多路器9122周期比較邏輯器9136位格雷碼編碼器914調(diào)整邏輯器915選通接收器920128抽頭的延遲單元921格雷編碼多路器922差分接收器923通過邏輯器924四倍/二倍選擇邏輯器9254倍/2倍選擇邏輯器1000具體實施方式以下的說明是為了讓本領(lǐng)域技術(shù)人員來制造和使用本發(fā)明的一個特別實施例和其需求條件。對該較佳實施例的許多改進(jìn)對本領(lǐng)域技術(shù)人員來說是明顯的，這里定義的總體原則也可以被應(yīng)用于其它實施例。因此，本發(fā)明并不限于下面描述的實施例，但是必須和這里揭露的這些原則和新穎特性所相容的最寬的范圍一致。本發(fā)明克服了現(xiàn)有技術(shù)的上述缺陷，提供了動態(tài)源同步選通接收裝置和方法，該裝置和方法有一個基于延遲鎖定環(huán)(delay-lockedloopDLL)的動態(tài)鎖定間隙，該延遲鎖定環(huán)的時鐘信號來自于總線時鐘得出的片上時鐘。該動態(tài)鎖定間隙用于根據(jù)源同步協(xié)議來傳輸數(shù)據(jù)選通和及其相關(guān)的數(shù)據(jù)。本發(fā)明會根據(jù)圖3到圖5進(jìn)行討論。參考圖3，時序圖300示出了X86兼容的數(shù)據(jù)信號集中信號的交互作用，來執(zhí)行64位總線處理(transaction)的數(shù)據(jù)相位(dataphase)。圖3中的時序圖300描述的一個本發(fā)明的特別實施例，其中配置了接收器的動態(tài)鎖定，盡管本發(fā)明的發(fā)明人注意到了本發(fā)明超出了提出的特別總線協(xié)議的范圍。X86兼容的源同步協(xié)議在本領(lǐng)域中是很常見的，也為教導(dǎo)本發(fā)明的核心概念提供了相似的基礎(chǔ)。這里說明一下，在本實施例中，圖300中的信號低電平有效，盡管本領(lǐng)域技術(shù)人員都知道聲明信號有效也可以是高電平，或者在高低電平的轉(zhuǎn)換處。如上所述，一個差分總線時鐘BCLK[1:0]的周期如時序圖300所示。該X86兼容的源同步協(xié)議為64位數(shù)據(jù)總線D[63:0]做好準(zhǔn)備，D[63:0]支持在總線時鐘BCLK[1:0]的兩個周期間的64位高速緩存線的數(shù)據(jù)相位之間轉(zhuǎn)換，運用了源同步數(shù)據(jù)選通信號DSTBPB[3:0]，DSTBNB[3:0]。在64位數(shù)據(jù)總線D[63:0]上的八字節(jié)轉(zhuǎn)換是分段的，且4段1-4，5-8總線時鐘BCLK[1:0]的一個周期時間內(nèi)轉(zhuǎn)換。另外，數(shù)據(jù)總線信號集被分為4個包括數(shù)據(jù)和選通信號的子集。在一個子集里的信號經(jīng)由相同的傳播路徑。子集0包括D[15:0]、DSTBPB0、DSTBNB0。子集1包括D[31:16]、DSTBPB1、DSTBNB1。子集2包括D[47:32]、DSTBPB2、DSTBNB2。子集3包括D[63:48]、DSTBPB3、DSTBNB3。數(shù)據(jù)選通信號DSTBPB0的下降沿用來指示D[15:0]上的字1、3、5、7。數(shù)據(jù)選通信號DSTBNB0的下降沿用來指示D[15:0]上的字2、4、6、8。數(shù)據(jù)選通信號DSTBPB1的下降沿用來指示D[31:16]上的字1、3、5、7。數(shù)據(jù)選通信號DSTBNB1的下降沿用來指示D[31:16]上的字2、4、6、8。數(shù)據(jù)選通信號DSTBPB2的下降沿用來指示D[47:32]上的字1、3、5、7。數(shù)據(jù)選通信號DSTBNB2的下降沿用來指示D[47:32]上的字2、4、6、8。數(shù)據(jù)選通信號DSTBPB3的下降沿用來指示D[63:48]上的字1、3、5、7。數(shù)據(jù)選通信號DSTBNB3的下降沿用來指示D[63:48]上的字2、4、6、8。注意數(shù)據(jù)選通信號DSTBPB[3:0]和DSTBNB[3:0]的頻率是總線時鐘頻率BCLK[1:0]的兩倍。且這兩個選通信號的相對應(yīng)的兩個位(如DSTBPB0和DSTBNB0)相對存在1/2周期的延遲。于是，X86兼容的總線協(xié)議支持在單獨一個總線時鐘周期內(nèi)的相同數(shù)據(jù)子集的4個集合(即4段)的轉(zhuǎn)換。用上述信號來描述本發(fā)明，盡管本領(lǐng)域技術(shù)人員都知道，X86兼容的源同步數(shù)據(jù)總線還包括一些其它信號(如DINVB[3:0])，但是為了清楚說明，在這里就不討論其它信號。本領(lǐng)域技術(shù)人員都了解，數(shù)據(jù)傳遞器(如微處理器、芯片組和其它總線代理)，將信號D[XX:XX]放置到相應(yīng)的總線子集上，且在相應(yīng)的數(shù)據(jù)選通DSTBXB#聲明數(shù)據(jù)有效。于是，和舊技術(shù)相比，數(shù)據(jù)放置在數(shù)據(jù)/地址總線上并保持一個采樣周期，本發(fā)明的總線技術(shù)通過采樣這些數(shù)據(jù)/地址總線，在8個總線子集的數(shù)據(jù)包(burst)選通數(shù)據(jù)，每個數(shù)據(jù)包的有效性由相應(yīng)的選通信號DSTBXB#的狀態(tài)來指示，因此相應(yīng)的選通信號DSTBXB#與其相應(yīng)的數(shù)據(jù)信號D[XX:XX]經(jīng)由相同的傳播路徑。很肯定的是，在總線上沒有毛刺和其它錯誤時，當(dāng)一個接收器探測到數(shù)據(jù)選通信號DSTBXB#時，相應(yīng)的數(shù)據(jù)D[XX:XX]將有效----在沒有會發(fā)生在總線上的毛刺和其它錯誤的情況下。對接收器來說，數(shù)據(jù)/地址選通DSTBXB#的聲明似乎不取決于總線時鐘信號BCLK#的聲明。但如前說述，每個數(shù)據(jù)選通信號DSTBXB#的周期和總線時鐘信號BCLK#周期的一半接近相等。在現(xiàn)在的執(zhí)行情況中，X86兼容的數(shù)據(jù)總線(如圖所示)在兩個時鐘周期內(nèi)選通8個數(shù)據(jù)包的數(shù)據(jù)信號集，同時X86兼容的地址總線在兩個時鐘周期內(nèi)(圖中未示出)選通4個或8個數(shù)據(jù)包的地址信號集，取決于執(zhí)行狀況。在一個總線時鐘周期內(nèi)選通4個數(shù)據(jù)包數(shù)據(jù)或地址信息的執(zhí)行被稱為“4倍傳輸速率”總線。在一個總線時鐘周期內(nèi)選通2個數(shù)據(jù)包數(shù)據(jù)或地址信息的執(zhí)行被稱為“2倍傳輸速率”總線。因此，2倍傳輸速率地址總線的地址選通信號的每個周期近似等于總線時鐘BCLK#周期。如前所述，數(shù)據(jù)和選通轉(zhuǎn)換(transition)的時序?qū)嵸|(zhì)上是總線時鐘頻率的函數(shù)，但是接收器的數(shù)據(jù)選通的切換似乎在所有的情形下，與總線時鐘都是異步的。這是由于總線時鐘和數(shù)據(jù)選通之間存在一個固定的但是未知的相位差。圖3的圖表300示出了這個狀況。注意D[63:48]和相關(guān)的選通信號DSTBPB3，DSTBNB3的轉(zhuǎn)換似乎與BCLK[1:0]的轉(zhuǎn)換在同一相位，盡管如此，其余信號集的轉(zhuǎn)換似乎與BCLK[1:0]沒有相位關(guān)系。這可能歸咎于傳輸設(shè)備在總線上傳輸數(shù)據(jù)的方式，或者歸咎于信號集的傳播途徑長度不同，或者是同時歸咎于這兩個因素。如前所述，微處理器或與源同步總線耦接的其它設(shè)備選通接收器受總線上噪聲的影響，這會造成選通信號被錯誤地接收，如圖2中描述的毛刺201，202。例如，如果數(shù)據(jù)選通，如圖3中的DSTBPB0，被聲明來指示D[15:0]上數(shù)據(jù)包1的有效性，接著總線上的噪聲與DSTBPB0耦合先于其聲明來指示數(shù)據(jù)數(shù)據(jù)包3的有效性，接著一個打開的接收器(即可以在探測到前一個轉(zhuǎn)換后探測到DSTBPB0的接下來的轉(zhuǎn)換的接收器)可能錯誤地指示另一個DSTBPB0聲明，這會造成數(shù)據(jù)接收的錯誤。圖3中的時序圖300適當(dāng)?shù)仃U明了數(shù)據(jù)信號及其相應(yīng)的在64位源同步數(shù)據(jù)總線配置中的多倍信號集的數(shù)據(jù)選通的復(fù)雜特性，并且，本
技術(shù)領(lǐng)域：
強烈地需要精確地鎖定選通接收器從而防止其接收錯誤的轉(zhuǎn)換的技術(shù)，并且鎖定時間是被動態(tài)調(diào)整的，來補償電壓、溫度、壓力和總線時鐘頻率的時序變化。本發(fā)明為鎖定在最有可能由于總線噪聲造成狀態(tài)轉(zhuǎn)換的時候提供了一個同步選通信號DSTBPB[3:0]和DSTBNB[3:0]。在時序圖300示出的X86兼容的總線中，這段時間是總線時鐘信號BCLK[1:0]的1/4。根據(jù)本發(fā)明，一個開啟的數(shù)據(jù)選通信號接收器探測到數(shù)據(jù)選通信號DSTBPB[3:0]和DSTBNB[3:0]，接著在總線上鎖定該數(shù)據(jù)選通DSTBPB[3:0]和DSTBNB[3:0]的任何轉(zhuǎn)換接收，鎖定時間小于等于總線時鐘BCLK[1:0]周期的1/4。鎖定以后，鎖定邏輯將接收器開啟來使其接收數(shù)據(jù)選通信號DSTBPB[3:0]和DSTBNB[3:0]的子集的聲明。本發(fā)明采用了板上的由總線時鐘BCLK[1:0]派生的8X信號，被認(rèn)為是DCLK(或未知)，來計時的延遲鎖定環(huán)(DLL)。在實施例中，該DLL采用了一個64抽頭的延遲單元來產(chǎn)生DCLK的64個連續(xù)延遲版本。該DLL及其相應(yīng)的邏輯在這64個延遲版本里選擇一個，并生成一個6位的選擇向量信號，來與選擇的DCLK的版本相對應(yīng)，該版本接近但不超過DCLK的2個周期。另外還包括了調(diào)整邏輯器來從6位選擇向量中減去一個很小的值來補償制造過程和其它變化。這個值是經(jīng)由ADJVAL(adjustablevalue)邏輯提供，該邏輯在該集成電路中的其它地方或者在另外的芯片上處理。一個調(diào)整了的，連續(xù)更新的選擇向量，被分布到集成電路或設(shè)備的數(shù)據(jù)選通接收器中。每個數(shù)據(jù)選通接收器包括了一個結(jié)構(gòu)相同的64抽頭的延遲單元和多路器邏輯來接收這個6位的調(diào)整的選擇向量信號。在實施例中，此調(diào)整的6位向量信號在分布數(shù)據(jù)選通接收器和多路器邏輯之前被配置為其代表了6位格雷編碼選擇信號，以這樣的配置方式來為6位的格雷編碼選擇信號的增量和減量在64抽頭的延遲單元中選擇相鄰的抽頭。在一個實施例中，單獨的DLL用來為多個數(shù)據(jù)信號D[XX:XX]的每一個產(chǎn)生一個相應(yīng)的6位選擇向量信號。比如，第一DLL用來為包括D[15:0]的第一信號集產(chǎn)生一個第一6位選擇向量信號，第二DLL用來為包括D[31:16]的第二信號集產(chǎn)生該6位選擇向量信號，以此類推。該實施例用來補償跨晶元(cross-die)的過程變化。相應(yīng)地，集成電路的控制部分采用了已知的波形(如DCLK)，該波形來自于總線時鐘信號BCLK[1:0]也展示了由于電壓，溫度和其它因素造成的頻率變化，來連續(xù)地計算并經(jīng)由一個選擇向量來指示64抽頭的延遲單元中與一個2周期的延遲時間相對應(yīng)的那個抽頭。該選擇向量分配到有著結(jié)構(gòu)相同的64抽頭的延遲單元的電路上的接收器上。當(dāng)給定的接收器收到相應(yīng)的數(shù)據(jù)選通信號DSTBPB[3:0]和DSTBNB[3:0]，DSTBPB[3:0]和DSTBNB[3:0]就被提供給這個64抽頭的延遲單元，且接收器中的通過邏輯器(PASSLOGIC)鎖定數(shù)據(jù)選通DSTBPB[3:0]和DSTBNB[3:0]接下來的接收直到延遲周期發(fā)生。該通過邏輯器接收一個來自選擇的多路器的通過總線，該多路器為數(shù)據(jù)選通DSTBPB[3:0]和DSTBNB[3:0]的接收再次開啟。為了教導(dǎo)的目的，結(jié)合圖3討論的信號的一個子集，盡管本領(lǐng)域技術(shù)人員都知道，這里教導(dǎo)的原則適用于圖3所示的所有信號，也適用于超出圖3范圍到根據(jù)不同協(xié)議，用來驅(qū)動在源同步總線上的地址和控制信號的充分相似的源同步信號。該裝置和方法應(yīng)用在微處理器和要求通過源同步系統(tǒng)總線與其它設(shè)備交互作用的集成電路中。在實施例中，本發(fā)明提供了x86兼容的總線協(xié)議?，F(xiàn)在參考圖4，示出了根據(jù)本發(fā)明的一實施例的鎖定源同步選通裝置的框圖400，可應(yīng)用在微處理器和通過系統(tǒng)總線和其它設(shè)備通訊來交換數(shù)據(jù)的集成電路中。結(jié)構(gòu)400包括一個位于集成電路(IC)的控制部分的DLL410。該DLL410接收到一個中心生成的數(shù)據(jù)時鐘信號DCLK，該DCLK產(chǎn)生于8X時鐘乘法器。該DCLK信號來自于總線時鐘信號BCLK，該總線時鐘信號來自于片外，典型地是由母板上的時鐘發(fā)生器產(chǎn)生的。該DCLK信號分布給一個或多個上述IC上的接收器420。該接收器被安排在該IC上的多個不同的點來接收一個同步的與數(shù)據(jù)、地址和控制信號集相對應(yīng)的選通信號DSTB1-DSTBN。接收器采用DCLK來為在總線上的信號傳輸生成外出的同步選通信號，在此實施例中，DCLK是BCLK頻率的8倍。每個信號集的控制部分DLL410包括一個64抽頭的延遲單元411，該單元接收來自時鐘乘法器402的DCLK，并以一個延遲的時鐘總線信號DELDCLK(63:0)的形式產(chǎn)生64個DCLK的延續(xù)延遲版本。在實施例中，64抽頭延遲單元411中的每個階段包括兩個串聯(lián)的反相器(圖中未示)，因此，延遲單元411中有128個串聯(lián)的反相器。每個抽頭信號DELDCLK(63:0)與DCLK的一個延遲版本相對應(yīng)，每一該延遲版本被延遲的時間相差了兩個反相器的時間，例如DELDCLK(1)比DELDCLK(0)延遲了兩個反相器的時間，DELDCLK(2)比DELDCLK(1)延遲了兩個反相器的時間。DELDCLK(63:0)被提供給64選1多路器412，且多路器412的輸出DLDCLK被發(fā)送給2周期的比較邏輯器413。該比較邏輯器413通過增加或減少一個6位的選擇向量SUM(5:0)，從64抽頭信號DELDCLK(63:0)中選擇DLDCLK。DELDCLK(63:0)耦接到多路器412上的一個選擇輸入端。比較邏輯器413計算DCLK的2個連續(xù)周期并選擇一個向量值SUM(5:0)，SUM(5:0)在DELDCLK(63:0)信號種選擇一個小于且最接近DCLK的兩個連續(xù)周期的值。向量SUM(5:0)的值是持續(xù)更新的，來使能由DLL410計算的延遲，用以補償BCLK的頻率、電壓和溫度的變化。接著，多路器412的輸出DLDCLK表示了接收器420的動態(tài)調(diào)整的鎖定窗。該鎖定窗比總線時鐘BCLK的周期的1/4略小，即比任何一個4倍傳輸率源同步總線上的選通信號DSTB1-DSTBN的周期都略小。此外，控制部分DLL410還包括了調(diào)整邏輯器415，在實施例中，該模塊接收SUM(5:0)以及由ADJVAL邏輯器404輸出的SUB(1:0)。先根據(jù)SUB(1:0)將SUM(5:0)右移幾位后，調(diào)整邏輯器415再將SUM(5:0)減去SUM(5:0)右移后的結(jié)果得到一個調(diào)整的6位向量ASUM(5:0)。在此實施例中，右移SUM(5:0)的位數(shù)如表1所示。表16位選擇向量的調(diào)整值SUB(1:0)的值右移的位數(shù)001位012位103位114位在本實施例中，ADJVAL邏輯器404包括一個或多個金屬或聚乙烯熔絲，這些熔絲在設(shè)備或IC制造過程中就被固熔了，亦可以選擇位于設(shè)備和IC上的可編程只讀存儲器作為ADJVAL邏輯器。更或者，ADJVAL邏輯器404不在設(shè)備或IC上，并由設(shè)備或IC上I/O輸入管腳提供SUB(1:0)。ADJVAL邏輯器的其它實施例被預(yù)期包括，但不限于多于或少于SUB的2個信號。通過ADJVAL邏輯電路404和調(diào)整邏輯電路415，設(shè)計者可改變由DLL經(jīng)由SUM(5:0)指示的延遲以達(dá)到對于批量，晶圓，和裸片之間制造過程中或者其制造過程之前的變化進(jìn)行補償。考慮到總線時鐘頻率的改變和稍后的64抽頭的延遲單元的每個階段由于工作工程中溫度和電壓變化造成的改變，控制部分DLL被配置為連續(xù)更新SUM(5:0)(ASUM(5:0)和SUM(5:0)也持續(xù)更新)。因此，根據(jù)本發(fā)明DLL410被配置為接收一個參考時鐘信號DCLK，并動態(tài)地連續(xù)地產(chǎn)生一個選擇向量SUM(5:0)，SUM(5:0)使能多路器412來從多個選擇選通信號DSTB1-DSTBN的遞增延遲版本選擇一個。選擇選通信號DSTB1-DSTBN的遞增延遲版本是由選通信號DSTB1-DSTBN延遲產(chǎn)生的，延遲時間等于或略小于參考時鐘信號DCLK的特定數(shù)量個周期。DLL410還包括調(diào)整邏輯器415，該邏輯通過從選擇向量SUM(5:0)減去自身的由ADJVAL邏輯器404指示的，在片上或不在片上的一個小量值，來產(chǎn)生調(diào)整選擇向量ASUM(5:0)。DLL410包括邏輯、電路、設(shè)備或微碼(即微指令或可執(zhí)行的本地指令)，或邏輯、電路、設(shè)備或微碼的集合體，或用以執(zhí)行本發(fā)明中上述功能的同等的單元。實現(xiàn)這些功能的單元可能會與其它電路、微碼等共用，這些單元在IC或設(shè)備上還實現(xiàn)其它功能。根據(jù)本發(fā)明的范圍，微碼是一個涉及多個微指令的概念。一個微指令(也可以是可執(zhí)行的本地指令)是一個單元可執(zhí)行水平的指令。例如，微指令被一個精簡指令集計算機(RISC)處理器直接執(zhí)行。對一個復(fù)雜指令集計算機(CISC)微處理器，如X86兼容的微處理器，X86指令被翻譯成相關(guān)的微指令，這些相關(guān)的微指令被CISC微處理器中的一個或多個單元直接執(zhí)行。在如圖4所示的實施例中，調(diào)整選擇向量ASUM(5:0)由一個6位的格雷碼編碼器414編碼來生成一個格雷編碼選擇向量信號SUMG(5:0)，SUMG(5:0)被分配給每個相應(yīng)信號組的接收器420。SUMG(5:0)作為格雷編碼信號，其目的是為了在信號SUMG(5:0)增加或減小時將其狀態(tài)轉(zhuǎn)換的數(shù)量降低到最小。本領(lǐng)域技術(shù)人員都知道，格雷編碼信號SUMG(5:0)相應(yīng)的2進(jìn)制信號的適當(dāng)?shù)脑黾雍蜏p小，單只改變一個位的狀態(tài)。由于在每個接收器420中，SUMG(5:0)被多路器422用作選擇信號，經(jīng)由一個多路器，從數(shù)據(jù)選通信號DSTRB1-DSTRBN的64個不同的連續(xù)延遲版本中選擇一個。本發(fā)明的發(fā)明者注意到，如果提供一個普通的多路器，被忽略的毛刺可能會在多路器422的輸出PASS1-PASSN上出現(xiàn)。而本發(fā)明通過一個格雷編碼選擇向量SUMG(5:0)和相應(yīng)的格雷碼多路器422可以防止偽造的選通輸出。每個接收器420接收一個來自片外的數(shù)據(jù)選通信號DSTB1-DSTBN。每個接收器420具有相同的電路，不同的是，它們接受不同的選通信號DSTB1-DSTBN，并產(chǎn)生不同的選通輸出DSO1-DSON。于是，以下對接收器一420的描述也適用于其它的接收器420。對數(shù)據(jù)接收器420，數(shù)據(jù)選通信號DSTB1接至一個差分接收器423。該差分接收器423在DSTB1的值(即電壓或電流值)超過或低于一個參考值REF時被觸發(fā)。差分接收器423的輸出DS1被提供給通過邏輯器424。在實施例中，通過邏輯器424被配置來在等于或小于DCLK的兩個周期的時間內(nèi)鎖定DS1的接收，下面將詳細(xì)討論。通過邏輯器424提供了輸出選通信號DSO1，DSO1對應(yīng)64抽頭的延遲單元421的輸入，該延遲單元與控制部分DLL410的延遲單元411結(jié)構(gòu)相同，64位延遲單元421的抽頭產(chǎn)生64個輸出選通信號DSO1延遲版本，與延遲單元421的輸入對應(yīng)。DSO1的每個延遲版本DELDSO1(63:0)的時間延遲與其相對應(yīng)的由控制部分中的延遲單元410產(chǎn)生的DCLK的延遲版本DELDCLK(63:0)完全相等。當(dāng)同步選通信號DSTB1由一個狀態(tài)轉(zhuǎn)變?yōu)橄乱粋€狀態(tài)時，差分接收器的輸出DS1的狀態(tài)被允許通過通過邏輯器424輸出DSO1。在實施例中，輸出信號DSO1是作為輸入選通信號DSTB1的補數(shù)。一個通過信號PASS1被聲明無效(deasserted)，于是將通過邏輯器424禁用。在由SUMG(5:0)指示的兩個DCLK周期的延遲以后，PASS1再次被聲明，于是再次使能通過邏輯器424。當(dāng)接收器420開啟，DS1經(jīng)過到輸出DSO1，且DSO1被提供給結(jié)構(gòu)相同的64抽頭的延遲單元421。DSO1轉(zhuǎn)變時，通過邏輯器424鎖定DS1直到PASS1再次被聲明，以指示一段時間，該時間等于或略小于2個時鐘周期DCLK的延遲。為了指示這個延遲，一個6位的如上所述的格雷編碼選擇向量SUMG(5:0)，指導(dǎo)一個64選1的多路器422來選擇一個DSO1的延遲版本DELDSO1(63:0)，以聲明PASS1。PASS1被聲明時，指導(dǎo)該通過邏輯器424來開啟該接收器420，以允許一個DS1的子傳輸通過到DSO1。通過邏輯器424保持接收器420開啟直到PASS1被聲明。每個接收器420包括邏輯、電路、設(shè)備和微編碼(即微指令或可執(zhí)行的本地指令)或邏輯、電路、設(shè)備或微碼的集合體，或用以執(zhí)行本發(fā)明中上述功能的同等的單元。實現(xiàn)這些功能的單元可能會與其它電路、微碼等共用，這些單元在IC或設(shè)備上還實現(xiàn)其它功能。如前面提到的，控制部分中的DLL410被配置為連續(xù)更新SUM(5:0)(ASUM(5:0)和SUM(5:0)也持續(xù)更新)，來補償總線時鐘頻率的改變和64抽頭的延遲單元411、421的每個階段在延遲中由于工作工程中溫度和電壓變化造成的改變。在實施例中，設(shè)備或IC上的一個單獨的控制部分DLL410被配置來接收參考時鐘信號DCLK，并將一個單獨的選擇向量SUMG(5:0)分布到多個被置于IC的不同位置的接收器420中。實施例中，為了補償制造過程的變化，多個DLL410被置于被一系列相應(yīng)的信號集和同步選通信號配置的芯片的不同位置。在本實施例中，每個DLL410產(chǎn)生一個選擇向量SUMG(5:0)，SUMG(5:0)被提供給在芯片上精確相同位置的接收器420?，F(xiàn)在參考圖5，時序圖500表明了圖4中的裝置如何在一個同步選通接收器420中用來防止由于微處理器或其它采用源同步總線選通技術(shù)的系統(tǒng)中的總線噪聲造成的錯誤的指示。時序圖500描述了數(shù)據(jù)選通輸入信號DSTB1，通過邏輯器424的輸出信號DSO1，和一個通過邏輯器424的使能信號PASS1，該信號代表了結(jié)合圖4中的接收器420討論的相同名稱的信號。為了便于理解，圖中也示出了參考時鐘信號的校準(zhǔn)信號ALIGNEDDCLK，盡管參考信號DCLK在接收器420工作期間，沒有被前后提到的信號DSTB1，DSO1，PASS1校準(zhǔn)。在時刻T1以前，PASS1被聲明來指示接收器開啟，并且DSTB1的狀態(tài)是被允許通過通過邏輯器424到輸出DSO1。在時刻T1，DSTB1轉(zhuǎn)變通過參考值，使得差分接收器423的輸出DSO1轉(zhuǎn)變到邏輯高電平。在時序圖500中，DSO1與DSTB1呈現(xiàn)互補的狀態(tài)。DSO1經(jīng)過延遲單元421，并開始產(chǎn)生DELDSON(63:0)的64個延遲版本。在時刻T1，PASS1也被聲明，來鎖定并發(fā)的DSTB1的轉(zhuǎn)換，這個轉(zhuǎn)換可能會導(dǎo)致時刻T1和T2之間的毛刺。提供給接收器多路器422的選擇向量SUMG(5:0)選擇一個DSO1的延遲版本，該版本比DCLK的2個周期略小，在時刻T2，導(dǎo)致PASS1被聲明以開啟接收器420。在時刻T3，DSTB1轉(zhuǎn)變?yōu)檫壿嫺唠娖?，DSO1于是轉(zhuǎn)變?yōu)檫壿嫷碗娖健Ｔ谵D(zhuǎn)換的時刻，探測到PASS1被聲明，便再次鎖定接收器420來隔離可能發(fā)生在時刻T3和T4之間的毛刺501，這個間隔同樣比參考時鐘信號的2個周期略短。為了教導(dǎo)清楚，在時刻T3和T4之間示出了一個毛刺501，這段時間比DCLK的2個時鐘周期略短，其中毛刺501在接近中間的時刻，在該時刻相關(guān)數(shù)據(jù)信號(圖中未示)可能在轉(zhuǎn)變狀態(tài)。由于接收器420被鎖定，通過邏輯器424并未通過毛刺501到輸出DSO1。盡管T1-T2，T3-T4的間隔似乎接近相等，由于相應(yīng)的控制DLL410連續(xù)更新選擇向量SUMG(5:0)的值，來補償由于總線時鐘頻率，電壓和溫度的變化，這兩個間隔又不會完全相等。在時刻T4，PASS1被再次聲明，開啟接收器420。在時刻T5，DSTB1變低，DSO1變高，PASS1被聲明無效(deasserted)，開始另一個比DCLK的兩個周期略小的鎖定延遲?，F(xiàn)在參看圖6，展示了一個本發(fā)明的，在每個圖4中的接收器420中都有的64選1格雷編碼多路器600的框圖。如圖，多路器600包括一個并列的4選1左格雷碼多路器601和4選1右格雷碼多路器602。第一左格雷碼4選1多路器601接收64位延遲選通信號D(63:0)的低4位D(3:0)，如接收來自圖4中的接收器420中的64抽頭單元的信號DELDSO1(63:0)。第一左4選1多路器601響應(yīng)編碼選擇向量位SUMG(1:0)以產(chǎn)生一個第一輸出B0，。其中，D(0)是被延遲單元延遲的數(shù)據(jù)選通信號的一個延遲版本，D(1)是被兩個延遲單元延遲的版本，D(2)是被三個延遲單元延遲的版本，以此類推，D(63)是被64個延遲單元延遲的版本。接下來稍高的四位D(7:4)被輸入到第一右4選1多路器602，產(chǎn)生一個代表選擇位SUMG(1:0)狀態(tài)的第二輸出B1。同樣地，延遲選通信號D(63:0)剩下的位D(63:8)分別被提供給相應(yīng)的左右多路器601，602，如圖所示，其中每個多路器601，602用來響應(yīng)選擇信號SUMG(1:0)的狀態(tài)，且每個多路器提供一個相應(yīng)的輸出B2-B15。第一4位輸出B(3:0)提供給另一個左格雷碼編碼4選1多路器，該多路器用來響應(yīng)選擇信號SUMG(3:2)的狀態(tài)，并產(chǎn)生輸出C0。同樣，剩下的輸出B(15:4)以4位為一組，被提供給如圖所示的可選擇的左右多路器601、602，每個多路器用來響應(yīng)選擇信號SUMG(3:2)的狀態(tài)，并產(chǎn)生輸出C(3:1)。輸出C(3:0)提供給一個最終的左格雷碼編碼4選1多路器601，該多路器響應(yīng)選擇信號SUMG(5:4)，產(chǎn)生信號PASSN。PASSN是接收到的同步選通信號的被選擇的版本，如圖4中的信號DSTRB1-DSTRBN，這些信號比DCLK延遲略少于兩個周期的時間，并被減去了由調(diào)整向量信號SUB(1:0)示出的量值。當(dāng)信號PASSN被聲明，通過邏輯器指導(dǎo)開啟接收器來允許接下來數(shù)據(jù)選通的轉(zhuǎn)換。為了防止毛刺和偽PASS信號PASSN的產(chǎn)生，請注意圖7和圖8。圖7示出了一個左格雷碼4選1多路器單元700，和圖6所示的第一左格雷碼4選1多路器601相同。左格雷碼4選1多路單元700包括三個2選1多路器A，B，C。信號D0耦接到一個反相器U1，U1的輸出耦接到多路器A的輸入端I1。信號D1耦接到一個反相器U2，U2的輸出耦接到多路器A的輸入端I2。信號D2耦接到一個反相器U3，U3的輸出耦接到多路器B的輸入端I1。信號D3耦接到一個反相器U4，U4的輸出耦接到多路器B的輸入端I2。多路器A的輸出耦接到多路器C的輸入端I1，且多路器B的輸出耦接到多路器C的輸入端I2。SUMG0耦接到多路器A的選擇輸入端S2和多路器B的選擇輸入端S1。SUMG0經(jīng)過反相器U5，且反相器U5的輸出耦接到多路器A的S1和多路器B的S2。SUMG1耦接到多路器C的選擇輸入端S2和多路器B的選擇輸入端S1。SUMG1耦接到多路器C的S2，并經(jīng)過反相器U6，且反相器U6的輸出耦接到多路器C的S1。多路器C輸出B0。操作時，由于SUMG(5:0)是格雷編碼的，隨著相應(yīng)的二進(jìn)制選擇信號ASUM(5:0)的增加和減少，SUMG(5:0)每次只有1位在改變狀態(tài)。因此，如果SUMG0和SUMG1都為低，則D0經(jīng)過多路器A和C到輸出B0。如果SUMG0為高，則D1到輸出B0。如果SUMG1為高，則D2經(jīng)過多路器B和C。如果SUMG0和SUMG1都為高，則D3經(jīng)過多路器B和C到輸出B0。由于選擇位SUMG(1:0)只有1位可以隨著ASUM(5:0)的增加和減少改變狀態(tài)。因此輸出B0就不會有偽輸出。圖8示出了一個右格雷碼4選1多路器單元800，和圖6中相同名字的單元602相同。多路器800的單元和信號與圖7中的多路器700中那些相同序號的單元的配置和操作結(jié)構(gòu)相同。圖7中的左多路器700和圖8中的右多路器800不一樣的地方在于輸入到圖8中的多路器C的SUMG1與輸入到圖7中的多路器C的SUMG1是互補的。根據(jù)本發(fā)明，當(dāng)一個64選1格雷碼多路器600被提供給一個接收器420來鎖定源同步選通信號。由于隨著調(diào)整向量信號ASUM(5:0)的增加和減少，編碼6位選擇向量SUMG(5:0)每次只有1位被允許改變狀態(tài)，只允許選通信號的64個延遲版本中的一個通過到信號PASS#，因此就防止了接收器420的偽鎖定和使能。如前面所提到的，許多現(xiàn)在的源同步總線協(xié)議將在同一設(shè)備中以不同的傳輸率來操作不同信號集。例如，本領(lǐng)域技術(shù)人員會知道，x86兼容的數(shù)據(jù)總線在一個單獨的總線時鐘周期內(nèi)傳輸4個數(shù)據(jù)包，參考圖3的細(xì)節(jié)討論，在相同的x86兼容的總線上的地址信號集的地址數(shù)據(jù)的傳輸只限于在一個總線時鐘單個周期內(nèi)傳輸2個數(shù)據(jù)包。因此，x86兼容的地址總線被認(rèn)為是“2倍傳輸率”總線因為2個地址數(shù)據(jù)的數(shù)據(jù)包在一個總線時鐘周期內(nèi)被傳輸通過地址信號集。其它總線協(xié)議在同樣的結(jié)構(gòu)中，對信號集有不同的傳輸率。x86兼容的總線是一個好的例子來充分說明很需要提供一個裝置來鎖定源同步選通，該裝置是適用于不同傳輸速率的。在x86兼容的例子中，需要提供一個源同步接收器鎖定技術(shù)，該技術(shù)可以配置為4倍傳輸率總線(如X86數(shù)據(jù)總線)或2倍傳輸率總線(如X86地址總線)。根據(jù)本發(fā)明，配置為不同傳輸率的鎖定源同步接收器的裝置將參考圖9和圖10來討論，盡管特別實施例示出了2倍傳輸率或4倍傳輸率的要求，采用這里教導(dǎo)的原則，這里揭露的實施例也可以用于其它傳輸率要求?，F(xiàn)在參考圖9，根據(jù)本發(fā)明，該框圖示出了一個2倍/4倍傳輸率動態(tài)變量裝置900。裝置900包括和源同步選通鎖定裝置400相同數(shù)字編號的單元，其中百位數(shù)字變成了“9”。圖4中裝置400和圖9中的裝置900的不同點在于接收器920的構(gòu)成不同。在圖9中的接收器920，一個128抽頭的延遲單元921代替了圖4中的接收器420的64抽頭的延遲單元421。且2/4倍選擇邏輯器925接至128抽頭的延遲單元921和64路格雷編碼選擇多路轉(zhuǎn)換器922之間。在每個接收器920的倍數(shù)選擇邏輯信號DB1-DBN被用來指導(dǎo)2/4倍選擇邏輯器925選擇2倍傳輸率模式(如圖4中的接收器420)還是4倍傳輸率模式。倍數(shù)選擇邏輯信號DB1-DBN可以經(jīng)由IC上的邏輯(未示出)如經(jīng)由一個特殊寄存器，或者它可能被編程到可編程只讀存儲器，或者它在重啟的時候被提供。于是，圖4中的接收器420被擴展由圖9中的接收器920代替。根據(jù)本發(fā)明，該接收器920提供了可選擇的鎖定4倍傳輸率或2倍傳輸率總線選通信號。例如，在現(xiàn)在的X86兼容的微處理器中，如參考圖1-圖8討論的那樣，數(shù)據(jù)總線是4倍傳輸率(如4個數(shù)據(jù)包每時鐘周期)，地址(或其它)總線是2倍傳輸率的，其在每個總線時鐘周期只傳輸2個地址數(shù)據(jù)的數(shù)據(jù)包。為了提供2倍傳輸率選通信號，在接收器920中有必要提供一個鎖定間隙，根據(jù)本發(fā)明，該間隙是4倍傳輸率總線鎖定間隙的2倍。換句話說，該2倍傳輸率鎖定間隙必須比DCLK的4個周期略小，而不是比DCLK的2個周期略小。為了提供該特點，不需要修改圖4中示出的控制部分DLL410。于是，控制部分DLL910的操作，其中的單元911-915，該8X時鐘乘法器902和調(diào)整邏輯器904和圖4中的相同編號那些操作結(jié)構(gòu)相同，其中的百位數(shù)被替代為“9”。為了適應(yīng)2倍傳輸率總線，只需要測量控制部分DLL910的64抽頭中延遲單元911的延遲抽頭等于DCLK的2個時鐘周期的抽頭數(shù)量，在4倍傳輸率環(huán)境中，傳輸該6位編碼選擇向量SUMG(5:0)至每個接收器920，接收器920指示了兩個周期(和調(diào)整/編碼)的延遲。在實施例中，接收器920被修改了，包括在原來64路抽頭的延遲單元421的地方，換成了一個128路抽頭的延遲單元921。該128路抽頭延遲單元921的每一路抽頭和圖4中的64路抽頭的延遲單元421的延遲相同，來為在2倍傳輸率和4倍傳輸率的總線配置中鎖定選通信號提供相同的延遲。于是，128路抽頭的延遲單元921產(chǎn)生通過邏輯器924的輸出信號DSO#的128個延遲版本DELDS0#(127:0)，代替圖4中的接收器420中的64個版本。延遲版本DELDSO#(127:0)耦接到4倍/2倍選擇邏輯器925，在實施例中，該選擇邏輯器925選擇第一64個延遲版本DELDSO#(63:0)，DELDSO#(63:0)與DB#對應(yīng)來指示一個4倍傳輸率操作模式；并選擇DELDSO#(127:125:.....:3:1)的每個版本來與DB#對應(yīng)來指示一個2倍傳輸率操作模式。被選擇的延遲版本經(jīng)由信號E#(63:0)送到格雷碼多路器922，來通過編碼選擇向量SUMG(5:0)的指導(dǎo)來選擇通過信號PASS#。相應(yīng)地，當(dāng)DB#指示為4倍傳輸率模式，DSO#的延遲版本的低64個DELDSO#(63:0)被選擇，經(jīng)過選擇邏輯器925至格雷編碼多路器922，正如圖4中的接收器420。當(dāng)DB#指示2倍傳輸率模式，64個延遲版本經(jīng)過E(63:0)至格雷編碼多路器，為了經(jīng)由SUMG(5:0)的選擇。SUMG(5:0)被配置來指示參考時鐘信號DCLK的2個周期略小的延遲，但是因為每個其它延遲版本DELDSO#(127:125:.....:3:1)經(jīng)由E#(63:0)至格雷編碼多路器，選通信號DSTB#被鎖定的時間微略短于指示的鎖定間隙的兩倍，也就是說，微略短于參考時鐘信號DCLK的4個周期?，F(xiàn)在跳到圖10，根據(jù)本發(fā)明的一實施例詳細(xì)給出了4倍/2倍選擇邏輯器1000的框圖。選擇邏輯器1000接收4倍/2倍選擇信號DB，DB耦接到多路平行配置的2選1的多路器J1-J64選擇輸入端S2。DB也耦接到反相器U1，U1的輸出耦接到多路器J1-J64選擇輸入端S1。圖10中的實施例1000描述了64路多路器J1-J64提供給圖9中的接收器920的可配置的4倍/2倍傳輸率操作。但是這里討論只是為了教導(dǎo)本發(fā)明清晰的必要的方面。其它實施例也可以被預(yù)想。接收選通信號的低64個延遲版本D(0:63)被順序耦接到每個多路器J1-J64的輸入端I1。每個接收選通信號的其它延遲版本被順序耦接到每個多路器J1-J64的輸入端I2，由D1開始，到D127結(jié)束。在操作中，當(dāng)DB指示4倍傳輸率模式時，選擇輸入端S1/S2指導(dǎo)多路器J1-J64將信號D(0:63)放至到它們的輸入端I1來輸出E(0:63)。當(dāng)DB指示2倍傳輸率模式時，選擇輸入端S1/S2指導(dǎo)多路器J1-J64將信號D(1:3:...:127)放至到它們的輸入端I2來輸出E(0:63)。本發(fā)明的一個優(yōu)點是相應(yīng)配置的集成電路會在輕微噪聲約束的封裝中制造，這是現(xiàn)在的制造所要求的。因為本發(fā)明將同步選通接收器的接收鎖定了一段最優(yōu)的時間，通過集成電路的封裝傳達(dá)到選通信號的噪聲也被鎖定了。于是，本發(fā)明所涉及的集成電路可以采用更廉價的封裝技術(shù)，即可以采用較少的層數(shù)，更密集的信號軌跡集合和次優(yōu)的噪聲特性。盡管本發(fā)明及其對象、特性和優(yōu)點已經(jīng)被詳細(xì)描述了，本發(fā)明還包括其它的實施例。例如，盡管本發(fā)明的單元被以分布在集成電路中的接收器的概念來描述，本發(fā)明的發(fā)明者也留意到這樣的配置只是提出的實施例的其中一個。本發(fā)明也可以配置為在多個集成電路和其它提供印制電路板和相同的內(nèi)部耦接原理的設(shè)備上分布的接收器和DLL。另外，盡管本發(fā)明預(yù)期了在X86兼容的微處理器環(huán)境中，提供防止源同步選通探測錯誤的實施例，在超出那樣環(huán)境以外的實施例也可以被認(rèn)為有用。例如，一個特別應(yīng)用的信號處理器或微處理器可以通過源同步協(xié)議與其它設(shè)備進(jìn)行數(shù)據(jù)通訊。因此，這樣設(shè)備也可以從這里揭露的裝置和方法中獲益。更進(jìn)一步，參考時鐘信號DCLK在這里被用作反映總線時鐘頻率、電壓和溫度變化的信號，也適用于產(chǎn)生指示鎖定接收器需要的延遲的向量。此外，根據(jù)本發(fā)明，DCLK的兩個周期被認(rèn)為是鎖定接收器的最有效的時間段。盡管如此，這些細(xì)節(jié)只是用來教導(dǎo)本發(fā)明最核心的要素，正如它在X86兼容的4倍速率源同步總線環(huán)境中被處理的那樣。在其它的應(yīng)用中，可能需要不同的參考信號和不同的延遲，本發(fā)明的原則也適用于這些應(yīng)用。例如，可能選擇一個是主時鐘信號的16倍的參考信號，并指示一個比參考信號的8個周期略小的延遲。此外，盡管本發(fā)明在實施例中只描述了具有包括相同數(shù)量抽頭的，即64個抽頭延遲單元的控制部分和接收器，本發(fā)明的發(fā)明者也注意到這不是本發(fā)明權(quán)利范圍的一個必需要素。必需的是在其延遲鎖定環(huán)中提供足夠數(shù)量抽頭來測量和指示參考時鐘的某個數(shù)量的周期的控制部分。在接收器的延遲單元中提供足夠數(shù)量抽頭來產(chǎn)生一個鎖定延遲，此鎖定延遲的長度以控制鎖定環(huán)中測量和指示的周期數(shù)為基礎(chǔ)，這樣的接收器也是必需的。例如，本發(fā)明的一個實施例預(yù)期一個控制部分的延遲鎖定環(huán)有32路延遲單元，這些延遲單元測量DCLK的每個周期并提供與測量相當(dāng)?shù)男盘栂蛄?。該實施例為了在接收器產(chǎn)生一個鎖定延遲，接收器可能包括一個64抽頭的延遲單元，并將提供的信號向量的值加倍來產(chǎn)生一個比DCLK的2個周期略短的鎖定延遲。其它變化也同樣包括。任何本領(lǐng)域技術(shù)人員，可在運用與本發(fā)明相同目的的前提下，使用本發(fā)明所揭露的概念和特別實施例來作為設(shè)計和改進(jìn)其它一些結(jié)構(gòu)的基礎(chǔ)。這些變化、替代和改進(jìn)不能背離權(quán)利要求書所界定的本發(fā)明的保護(hù)范圍。權(quán)利要求1.一種鎖定源同步選通接收器的可配置裝置，其特征在于，包括延遲鎖定環(huán)，用以接收參考時鐘信號，產(chǎn)生選擇向量信號以及編碼選擇向量信號，該編碼選擇向量信號指示了第一時間周期，該選擇向量信號用來在參考時鐘信號的多個連續(xù)延遲版本中選擇一個，其中該些參考時鐘信號的多個連續(xù)延遲版本是將該參考時鐘信號延遲預(yù)定數(shù)目個周期產(chǎn)生的，其中該第一時間周期短于該參考時鐘信號的該預(yù)定數(shù)目個周期；以及一個或多個選通接收器，耦接到該延遲鎖定環(huán)，用以接收該編碼選擇向量和相應(yīng)的選通信號，其中該選通接收器用來在選通信號轉(zhuǎn)換以后的該第一時間周期或第二時間周期內(nèi)將該選通信號的接收鎖定，通過在多個選通信號的連續(xù)延遲版本中選擇一個，該編碼選擇向量信號被用來決定該第一時間周期或該第二時間周期。2.如權(quán)利要求1所述的可配置裝置，其特征在于，該延遲鎖定環(huán)包括具有第一多路抽頭的第一延遲單元，該第一多路抽頭的每一路與該些參考時鐘信號的多個連續(xù)延遲版本一一對應(yīng)。3.如權(quán)利要求2所述的可配置裝置，其特征在于，該第一多路抽頭包括兩個連續(xù)串聯(lián)的反相器。4.如權(quán)利要求1所述的可配置裝置，其特征在于，該選通接收器包括具有第二多路抽頭的第二延遲單元，該第二多路抽頭的每一路與相應(yīng)的該些選通信號的多個連續(xù)延遲版本一一對應(yīng)，其中該第二多路抽頭的路數(shù)比該第一多路抽頭多。5.如權(quán)利要求1所述的可配置裝置，其特征在于，該源同步接收器耦接到四倍傳輸率源同步總線。6.如權(quán)利要求5所述的可配置裝置，其特征在于，該源同步接收器也耦接到二倍傳輸率的源同步總線。7.如權(quán)利要求1所述的可配置裝置，其特征在于，該參考時鐘信號來自于總線時鐘信號，該預(yù)定數(shù)目個周期包含兩個周期。8.如權(quán)利要求1所述的可配置裝置，其特征在于，該些參考時鐘信號的多個連續(xù)延遲版本輸入到多路器，其中該選擇向量信號被提供給該多路器的選擇輸入端，該多路器輸出該些參考時鐘信號的多個連續(xù)延遲版本中的一個。9.如權(quán)利要求1所述的可配置裝置，其特征在于，該些選通信號的多個連續(xù)延遲版本輸入到格雷碼多路器，其中該編碼選擇向量信號被提供給該格雷碼多路器的選擇輸入端，該格雷碼多路器輸出相應(yīng)的該些選通信號的多個連續(xù)延遲版本的中的一個。10.如權(quán)利要求9所述的可配置裝置，其特征在于，其中，還包括64選1的格雷碼多路器。11.一種鎖定源同步選通接收器的方法，其特征在于，包括下列步驟產(chǎn)生參考時鐘信號的多個連續(xù)延遲版本，該些參考時鐘信號的多個連續(xù)延遲版本是將參考時鐘信號延遲預(yù)定數(shù)目個周期產(chǎn)生的；根據(jù)選擇向量在該些參考時鐘信號的多個連續(xù)延遲版本中選擇一個；產(chǎn)生格雷編碼選擇向量來指示第一時間周期；以及在該選通信號轉(zhuǎn)換以后一鎖定時間內(nèi)，鎖定該選通信號的接收，該鎖定包括下列步驟指明該鎖定時間為該第一時間周期還是為第二時間周期，其中，該第二時間周期是該第一時間周期的多倍；產(chǎn)生該選通信號的多個連續(xù)延遲版本；以及通過在該些選通信號的多個連續(xù)延遲版本中選擇一個，采用該格雷編碼選擇向量來決定該鎖定時間。12.如權(quán)利要求11所述的鎖定源同步總線接收器的方法，其特征在于，該產(chǎn)生該參考時鐘信號的多個連續(xù)延遲版本的步驟還包括使用具備第一多路抽頭的延遲單元，該第一多路抽頭中的每一路與該些參考時鐘信號的多個連續(xù)延遲版本的一一對應(yīng)。13.如權(quán)利要求12所述的鎖定源同步總線接收器的方法，其特征在于，該產(chǎn)生該格雷編碼選擇向量的步驟包括使用具有第二多路抽頭的延遲單元，該第二多路抽頭中的每一路與該些選通信號的多個連續(xù)延遲版本一一對應(yīng)，該第二多路抽頭的路數(shù)比該第一多路抽頭的路數(shù)多。14.如權(quán)利要求11所述的鎖定源同步總線接收器的方法，其特征在于，該產(chǎn)生該參考時鐘信號的多個連續(xù)延遲版本的步驟包括由總線時鐘信號導(dǎo)出該參考時鐘信號，并規(guī)定該預(yù)定數(shù)目個周期為兩個周期。15.如權(quán)利要求11所述的鎖定源同步總線接收器的方法，其特征在于，該產(chǎn)生該參考時鐘信號的多個連續(xù)延遲版本的步驟包括將該些參考時鐘信號的多個連續(xù)延遲版本提供給多路器的輸入端；以及將該選擇向量提供給該多路器的選擇輸入端，于是，該多路器輸出該些參考時鐘信號的多個連續(xù)延遲版本中的一個。16.如權(quán)利要求11所述的鎖定源同步總線接收器的方法，其特征在于，該產(chǎn)生該選通信號的多個連續(xù)延遲版本的步驟包括將該些選通信號的多個連續(xù)延遲版本輸入到格雷碼多路器；以及將該編碼選擇向量信號提供給該格雷碼多路器的選擇輸入端，于是，該格雷碼多路器輸出該些選通信號的多個連續(xù)延遲版本中的一個。全文摘要本發(fā)明提供一種鎖定源同步選通接收器的裝置，其包括延遲鎖定環(huán)和選通接收器。該延遲鎖定環(huán)接收參考時鐘，并產(chǎn)生選擇向量信號和編碼選擇向量信號。該選擇向量用來在參考時鐘信號的多個延遲版本中選擇一個，該些參考時鐘信號的多個延遲版本是由該參考時鐘信號延遲預(yù)定數(shù)目個周期產(chǎn)生的。該選擇向量減去一個量值，被格雷編碼后用來指示第一時間周期。選通接收器都與延遲鎖定環(huán)耦接。每個選通接收器接收該編碼選擇向量信號和相應(yīng)的選通信號，并在相應(yīng)選通信號轉(zhuǎn)換后的第一時間周期內(nèi)將相應(yīng)的選通信號鎖定。格雷碼多路器用該編碼選擇向量信號選擇相應(yīng)選通信號的一個延遲版本來決定該第一時間周期。文檔編號H03L7/06GK101079018SQ20071013711公開日2007年11月28日申請日期2007年7月19日優(yōu)先權(quán)日2007年1月29日發(fā)明者詹姆斯·R·倫德伯格,達(dá)賴厄斯·D·加斯金斯申請人:威盛電子股份有限公司