專利名稱：胚胎型硬件重構(gòu)控制配置電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可重構(gòu)控制配置電路，更明確地說涉及一種胚胎型硬件重構(gòu)控制配置電路，屬于信息技術(shù)領(lǐng)域。
背景技術(shù)：
數(shù)字系統(tǒng)的復雜度日益增加，但是其可控性和可靠性并沒有得到相應的提高，因此，人們提出了對故障進行動態(tài)自檢測、自修復的要求，并努力尋找新的容錯系統(tǒng)設(shè)計方法。受到胚胎細胞的生長發(fā)展、生物體自修復、個體學習、群體遺傳進化機制等生物特點的啟發(fā)，學者們提出了一種模仿生物體的多細胞組織體系結(jié)構(gòu)的新型硬件，即胚胎型硬件。而作為胚胎型硬件的一個重要組成部分，即重構(gòu)控制配置電路在胚胎型硬件重構(gòu)過程中起著核心的控制配置作用，主要用來實現(xiàn)將經(jīng)過進化算法得到的染色體(配置位串)正確配置到相應的胚胎陣列單元中，從而最終實現(xiàn)胚胎型硬件的自修復、自復制的容錯功能。國內(nèi)外對于基于仿生生物啟發(fā)式思想的胚胎型硬件的電路體系結(jié)構(gòu)、內(nèi)部主電路的構(gòu)成及工作機理已經(jīng)進行了一些較深入的研究，并取得了一定的研究成果，但對于與胚胎電路主電路協(xié)同工作的重構(gòu)控制配置電路的設(shè)計研究方面所做的工作并不多。多倫多大學電氣工程的Jonathan Rose助理教授以及加利福尼亞大學電氣工程及計算機科學的Alberto Sangiovanni-Vincentilli教授介紹現(xiàn)場可編程門陣列FPGA的內(nèi)部結(jié)構(gòu)時就其控制配置電路的構(gòu)造原理方面進行了研究。CornellUniversity大學電氣及計算機工程學院的John Teifel和Rajit Manohar就如何保證FPGA配置數(shù)據(jù)位流的安全可靠性問題進行了討論。在國內(nèi)，對胚胎電子學的研究尚處于起步階段。武漢大學、西安電子科技大學以及東北大學等高校在關(guān)于現(xiàn)場可編程門陣列FPGA的結(jié)構(gòu)設(shè)計及控制電路方面做了一些較簡單的研究，但并沒有取得實質(zhì)性的進展。深圳大學信息工程學院EDA中心對功能模塊基于多路選擇器結(jié)構(gòu)的胚胎電子陣列的內(nèi)部結(jié)構(gòu)、工作原理以及FPGA的可重構(gòu)控制配置原理做了一些初步的研究?？傊F(xiàn)有文獻中沒有給出一種在胚胎型硬件中切實可行的重構(gòu)控制配置電路，都是只作了一些初步的研究，在實際應用中并不能取得很好的效果。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種在胚胎型硬件中切實可行的重構(gòu)控制配置電路，為面向深空等惡劣應用環(huán)境的胚胎型硬件提供一種具有準確實時的重構(gòu)控制配置電路。
為實現(xiàn)上述目的，本發(fā)明是通過以下的技術(shù)方案來實現(xiàn)的本發(fā)明的胚胎型硬件重構(gòu)控制配置電路是在對有序二叉判定圖OBDD和多路選擇器樹MuxTree的功能研究的基礎(chǔ)上，受二叉判定圖OBDD結(jié)構(gòu)特點的啟發(fā)，發(fā)明了以多路選擇器樹MuxTree為基本原胞的胚胎型硬件重構(gòu)控制配置電路。
一種胚胎型硬件重構(gòu)控制配置電路，以多路選擇器樹MuxTree為基本原胞構(gòu)成胚胎電子陣列電路，其中每個多路選擇器樹MuxTree基本原胞由可編程功能模塊FU、開關(guān)模塊SB以及存儲單元CREG組成。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的可編程功能模塊FU包括測試模塊TB、存儲模塊MB、連接模塊CB、輸出模塊OB。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的連接模塊CB包括兩個8選1多路選擇器M3和M4，其分別在三位控制變量LEFT2:0以及RIGHT2:0的控制選擇下，各自從8個輸入信號中選取一個信號輸出提供給測試模塊TB中的主多路選擇器M0的左右分支；所述的8個輸入信號從左至右分別是恒定邏輯值0，恒定邏輯值1，南面基本原胞輸入端SIN，東南面基本原胞的輸入端EIN，西南面基本原胞的輸入端WIN，D型觸發(fā)器F的輸出，長距離連接線SIB和長距離連接線SOB。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的測試模塊TB包括主多路選擇器M0和多路選擇器M1，所述的多路選擇器M1從東邊總線EOBUS和EIBUS中選擇一條總線信號作為控制信號來控制主多路選擇器M0。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的輸出模塊OB包括一個2選1多路選擇器M2，其可與主多路選擇器M0的輸出相連，還可以與D型觸發(fā)器F向北的輸出相連。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的多路選擇器M2上還連接有現(xiàn)場可編程配置信號REG的輸入端，其控制基本原胞的組合或時序行為該基本原胞的輸出端NOUT可以在兩個來源中選用一個，這取決于輸出模塊OB中的多路選擇器M2的現(xiàn)場可編程配置信號REG的值，如果該基本原胞純粹是組合電路，則現(xiàn)場可編程配置信號REG等于0，輸出端NOUT是多路選擇器的輸出；另一方面，如果該基本原胞需要有一個時序的性能，則現(xiàn)場可編程配置信號REG等于1，輸出端NOUT是D型觸發(fā)器F的輸出。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的存儲模塊MB包含有D型觸發(fā)器F，在工作時鐘CK的上升邊緣存儲多路選擇器的輸出，其時鐘信號周期由應用設(shè)計本身決定。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的存儲模塊MB還連接有現(xiàn)場可編程位PRESET輸入端，其決定初始信號INIT是對D型觸發(fā)器進行異步的置位PR還是復位操作CLR。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的開關(guān)模塊SB提供了東南西北四個方向的輸入總線EIBUS、SIBUS、WIBUS與NIBUS、基本原胞的輸出端NOUT和東南西北四個方向的輸出總線EOBUS、SOBUS、WOBUS、NOBUS之間的互連。
前述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的基本原胞的輸出端NOUT總是與四個輸出總線相連，其通過四個4選1多路選擇器實現(xiàn)；所述的多路選擇器每個用兩位配置信號控制，從其它三個方向的輸入總線和基本原胞的輸出端NOUT中選擇一個信號輸出。
本發(fā)明的有益效果是本發(fā)明的設(shè)計電路切實可行地實現(xiàn)了將配置位串準確無誤地配置到相應的陣列單元中，實現(xiàn)了模4計數(shù)的邏輯功能，而且滿足配置的實時性要求。


圖1是本發(fā)明中的多路選擇器樹MuxTree基本原胞的基本結(jié)構(gòu)框圖；圖2是本發(fā)明中的多路選擇器樹MuxTree基本原胞中的可編程功能模塊FU的結(jié)構(gòu)框圖；圖3是本發(fā)明中的多路選擇器樹MuxTree基本原胞中遠距離連接的開關(guān)模塊SB的結(jié)構(gòu)框圖；圖4是圖3所示的開關(guān)模塊SB的內(nèi)部實現(xiàn)圖。
具體實施例方式
下面參照附圖來詳細說明本發(fā)明本發(fā)明的胚胎型硬件重構(gòu)控制配置電路是以多路選擇器樹MuxTree為基本原胞構(gòu)成的胚胎電子陣列電路(例如3×4陣列)，其中每個MuxTree基本原胞主要由三大部分構(gòu)成。圖1是本發(fā)明中的多路選擇器樹MuxTree基本原胞的基本結(jié)構(gòu)框圖，如圖1所示，多路選擇器樹MuxTree基本原胞的基本結(jié)構(gòu)主要包括可編程功能模塊FU；開關(guān)模塊SB，它提供了東南西北四個方向的輸入總線EIBUS，SIBUS，WIBUS，NIBUS、基本原胞(或細胞單元)的輸出端NOUT和東南西北四個方向的輸出總線EOBUS，SOBUS，WOBUS，NOBUS之間的互連；存儲基本原胞配置信息的存儲單元CREG。
圖2是本發(fā)明中的多路選擇器樹MuxTree基本原胞中的可編程功能模塊FU的結(jié)構(gòu)框圖，如圖2所示，本發(fā)明的每個多路選擇器樹MuxTree基本原胞中可編程功能模塊FU主要包括一個2選1的多路選擇器(在測試模塊TB的底層)和一個實現(xiàn)時鐘時序行為的D型觸發(fā)器(在存儲模塊MB中)?？删幊坦δ苣KFU通過連接模塊CB中的兩個8選1多路選擇器M3和M4實現(xiàn)與主多路選擇器M0的輸入連接。在測試模塊TB中的多路選擇器M1從東邊總線EOBUS和EIBUS中選擇一條總線信號作為控制信號來控制主多路選擇器M0。輸出模塊OB中的2選1多路選擇器M2可與主多路選擇器M0的輸出相連，另外，它還可以與觸發(fā)器向北的輸出NOUT相連。
此外，圖2中的輸出模塊OB中的現(xiàn)場可編程配置信號REG控制基本原胞的組合或時序行為，而存儲模塊MB中的現(xiàn)場可編程位PRESET決定初始信號INIT是對觸發(fā)器進行異步的置位PR還是復位操作CLR。
該基本原胞向北的輸出端NOUT可以在兩個來源中選用一個，這取決于輸出模塊OB中的多路選擇器M2的現(xiàn)場可編程配置信號REG的值。如果該基本單元純粹是組合電路，則REG等于0，NOUT是多路選擇器的輸出。另一方面，如果該基本單元需要有一個時序的性能，則REG等于1，NOUT是D型觸發(fā)器F的輸出。
如圖2所示，可編程功能模塊FU中的D型觸發(fā)器F用于實現(xiàn)時鐘時序行為，它的作用是在工作時鐘CK的上升邊緣存儲多路選擇器的輸出，來實現(xiàn)特定的邏輯功能。該時鐘信號周期由應用設(shè)計本身決定。現(xiàn)場可編程位PRESET讓用戶定義D型觸發(fā)器F的缺省值，該值保存在初始信號INIT中。
又由圖2可知，在連接模塊CB中的兩個8選1多路選擇器M3和M4，分別在三位控制變量LEFT2:0以及RIGHT2:0的控制選擇下，各自從8個輸入信號中選取一個信號輸出提供給測試模塊TB中的主多路選擇器M0的左右分支。連接模塊CB中的這8個信號從左至右分別是恒定邏輯值0，恒定邏輯值1，南面基本原胞輸入端SIN，東南面基本原胞的輸入端EIN，西南面基本原胞的輸入端WIN，D型觸發(fā)器F的輸出，長距離連接線SIB和長距離連接線SOB。另外該基本原胞還包括東南面基本原胞的輸出端EOUT和西南面基本原胞的輸出端WOUT。
為了實現(xiàn)遠距離連接，在每個多路選擇器樹MuxTree基本原胞中包括一個開關(guān)模塊SB。圖3是本發(fā)明中的多路選擇器樹MuxTree基本原胞中遠距離連接的開關(guān)模塊SB的結(jié)構(gòu)框圖，開關(guān)模塊SB提供了胚胎陣列單元之間的連接關(guān)系，實現(xiàn)了細胞單元間的遠距離通信。圖3是四個輸入與四個輸出互連的示意圖，圖中所有的連接都是可能的，U型連接除外。圖4是圖3所示的開關(guān)模塊SB的內(nèi)部實現(xiàn)圖。從圖3可知，基本原胞向北的輸出端NOUT總是與四個輸出總線相連，用四個4選1多路選擇器實現(xiàn)。每個多路選擇器用基本原胞的兩位配置信號E1:0控制，從這四個可能的輸入(其它方向的輸入總線和基本原胞的輸出端NOUT中選擇一個信號輸出。
在多路選擇器樹MuxTree基本原胞中有兩套獨立的連接線路。一個在相鄰的基本單元之間進行通信用的固定短距離連接線路(圖1中的黑色粗線部分)，一個是在較遠的基本單元之間進行通信用的可編程遠距離連接線路(圖1中的暗灰色細線部分)。顯然，固定的(不能被基本原胞的配置信號改變的)短距離連接網(wǎng)絡(luò)構(gòu)造了一個確定的通信結(jié)構(gòu)每一個基本單元都可以訪問到它的南邊、東南、西南相鄰單元的輸出，并把它自己的輸出傳送到它的北邊、東北、西北的相鄰單元。
固定的短距離連接結(jié)構(gòu)可以實現(xiàn)的連接功能非常有限，為了實現(xiàn)和外面固定網(wǎng)絡(luò)進行遠距離通信，采用了遠距離連接網(wǎng)絡(luò)，這種連接線路(圖1中暗灰色細線部分)完全和第一類連接線路分開，它使得基本單元的輸出可以傳送到不和它相鄰的其它基本單元中去。
該遠距離連接網(wǎng)絡(luò)在四個基本方向上分別提供了一個輸入線和一個輸出線，即在圖1中的SIB、NIB、EIB、WIB四個輸入線和SOB、NOB、EOB、WOB四個輸出線。通過這些傳送線路所傳送的信號由開關(guān)模塊SB決定，該開關(guān)模塊由基本單元的配置信號控制。
該開關(guān)模塊本身由四個多路傳輸簡單地構(gòu)成每一個輸出都是由兩位配置信號控制的四選一電路的輸出值。每一個輸出(例如EOB)可以是來自另外三個基本方向的輸入線之一(即WIB、SIB或NIB)，或者是該基本原胞的輸出端NOUT。在數(shù)組中的任何兩個基本原胞之間的連接可以通過介于其間的開關(guān)模塊處理，這樣可以在保持數(shù)組均一性的同時進行遠距離連接。遠距離連接線路的用途是將基本原胞的輸出信號NOUT傳送到那些通過短距離網(wǎng)絡(luò)不可訪問到的目標原胞中去。這些值可以用作多路選擇器的輸入信號(通過SIB和SOB)，或者作為多路選擇器的控制變量(通過EIB和EOB線路)。
在Xilinx Foundation FPGA開發(fā)系統(tǒng)中利用VHDL語言和電路圖相結(jié)合的設(shè)計方法對該陣列模型進行了仿真。仿真結(jié)果表明，本發(fā)明的胚胎電子重構(gòu)控制配置電路可以將配置位串準確無誤地配置到相應的陣列單元中，實現(xiàn)了模4計數(shù)的邏輯功能。從啟動對陣列單元配置開始直至全部配置結(jié)束，只需花費2.44μs的時間，完全滿足配置的實時性要求。
上述實施例不以任何形式限制本發(fā)明，凡采取等同替換或等效變換的方式所獲得的技術(shù)方案，均落在本發(fā)明的保護范圍內(nèi)。
權(quán)利要求
1.胚胎型硬件重構(gòu)控制配置電路，以多路選擇器樹MuxTree為基本原胞構(gòu)成胚胎電子陣列電路，其中每個多路選擇器樹MuxTree基本原胞由可編程功能模塊(FU)、開關(guān)模塊(SB)以及存儲單元(CREG)組成。
2.根據(jù)權(quán)利要求1所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的可編程功能模塊(FU)包括測試模塊(TB)、存儲模塊(MB)、連接模塊(CB)、輸出模塊(OB)。
3.根據(jù)權(quán)利要求2所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的連接模塊(CB)包括兩個8選1多路選擇器(M3)和(M4)，其分別在三位控制變量(LEFT20)以及(RIGHT20)的控制選擇下，各自從8個輸入信號中選取一個信號輸出提供給測試模塊(TB)中的主多路選擇器(M0)的左右分支；所述的8個輸入信號從左至右分別是恒定邏輯值0，恒定邏輯值1，南面基本原胞輸入端(SIN)，東南面基本原胞的輸入端(EIN)，西南面基本原胞的輸入端(WIN)，D型觸發(fā)器(F)的輸出，長距離連接線(SIB)和長距離連接線(SOB)。
4.根據(jù)權(quán)利要求2所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的測試模塊(TB)包括主多路選擇器(M0)和多路選擇器(M1)，所述的多路選擇器(M1)從東邊總線(EOBUS)和(EIBUS)中選擇一條總線信號作為控制信號來控制主多路選擇器(M0)。
5.根據(jù)權(quán)利要求2所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的輸出模塊(OB)包括一個2選1多路選擇器(M2)，其可與主多路選擇器(M0)的輸出相連，還可以與D型觸發(fā)器(F)向北的輸出相連。
6.根據(jù)權(quán)利要求5所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的多路選擇器(M2)上還連接有現(xiàn)場可編程配置信號(REG)的輸入端，其控制基本原胞的組合或時序行為該基本原胞的輸出端(NOUT)可以在兩個來源中選用一個，這取決于輸出模塊(OB)中的多路選擇器M2的現(xiàn)場可編程配置信號(REG)的值，如果該基本原胞純粹是組合電路，則現(xiàn)場可編程配置信號(REG)等于0，輸出端(NOUT)是多路選擇器的輸出；另一方面，如果該基本原胞需要有一個時序的性能，則現(xiàn)場可編程配置信號(REG)等于1，輸出端(NOUT)是D型觸發(fā)器(F)的輸出。
7.根據(jù)權(quán)利要求2所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的存儲模塊(MB)包含有D型觸發(fā)器(F)，在工作時鐘(CK)的上升邊緣存儲多路選擇器的輸出，其時鐘信號周期由應用設(shè)計本身決定。
8.根據(jù)權(quán)利要求2或7所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的存儲模塊(MB)還連接有現(xiàn)場可編程位(PRESET)輸入端，其決定初始信號(INIT)是對D型觸發(fā)器進行異步的置位還是復位操作。
9.根據(jù)權(quán)利要求1所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的開關(guān)模塊(SB)提供了東南西北四個方向的輸入總線(EIBUS)、(SIBUS)、(WIBUS)與(NIBUS)、基本原胞的輸出端(NOUT)和東南西北四個方向的輸出總線(EOBUS)、(SOBUS)、(WOBUS)、(NOBUS)之間的互連。
10.根據(jù)權(quán)利要求9所述的胚胎型硬件重構(gòu)控制配置電路，其特征在于所述的基本原胞的輸出端(NOUT)總是與四個輸出總線相連，其通過四個4選1多路選擇器實現(xiàn)；所述的多路選擇器每個用兩位配置信號控制，從其它三個方向的輸入總線和基本原胞的輸出端(NOUT)中選擇一個信號輸出。
全文摘要
本發(fā)明涉及一種胚胎型硬件重構(gòu)控制配置電路，以多路選擇器樹MuxTree為基本原胞構(gòu)成胚胎電子陣列電路，其中每個多路選擇器樹MuxTree基本原胞由可編程功能模塊(FU)、開關(guān)模塊(SB)以及存儲單元(CREG)組成?？删幊坦δ苣K(FU)主要包括2選1的多路選擇器和一個實現(xiàn)時鐘時序行為的D型觸發(fā)器(F)；開關(guān)模塊(SB)提供了東南西北四個方向的輸入總線、基本原胞的輸出端(NOUT)和東南西北四個方向的輸出總線之間的互連。本發(fā)明的胚胎型硬件重構(gòu)控制配置電路可以將配置位串準確無誤地配置到相應的陣列單元中，實現(xiàn)了模4計數(shù)的邏輯功能，而且花費時間少，完全滿足配置的實時性要求。
文檔編號H03K19/00GK101075807SQ20071002182
公開日2007年11月21日 申請日期2007年4月30日 優(yōu)先權(quán)日2007年4月30日
發(fā)明者徐貴力, 王友仁, 谷鑾, 王海濱 申請人:南京航空航天大學