專利名稱：高速雙模16/17預(yù)分頻器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種高速雙模16/17預(yù)分頻器，屬于高速頻率合成器以及高頻收發(fā)技術(shù)領(lǐng)域。
背景技術(shù)：
在高頻的接收/發(fā)射系統(tǒng)中，鎖相環(huán)型頻率合成器是可調(diào)諧射頻芯片中的核心模塊。作為本振源，它要根據(jù)接收與發(fā)射頻道要求，按一定頻率間隔，產(chǎn)生頻率可調(diào)的本振信號輸出。頻率合成器中的可編程分頻器實(shí)現(xiàn)了本振頻率的可編程輸出，其中預(yù)分頻電路直接接收壓控振蕩器的輸出信號，工作在最高頻率處，是影響鎖相環(huán)型頻率合成器速度的關(guān)鍵電路。在傳統(tǒng)的雙模預(yù)分頻器電路結(jié)構(gòu)中，由于反饋路徑的延遲，大大影響了鎖相環(huán)型頻率合成器的速度。
2002年9月，發(fā)表在第28屆歐洲固態(tài)電子電路討論會(ESSCIRC)會議文集第611頁至614頁的《Low Jitter Design of a 0.35μm-CMOS Frequency DividerOperating up to 3GHz》一文，公開了一種改進(jìn)的預(yù)分頻器電路結(jié)構(gòu)圖。該預(yù)分頻器電路含有五個正沿觸發(fā)器、一個兩輸入與非門、一個兩輸入或門和一個三輸入或門，它采用三輸入或門反饋控制以實(shí)現(xiàn)17分頻，減小輸入時鐘的最小周期，從而提高17分頻時預(yù)分頻器最高工作頻率，是預(yù)分頻速度有一定的提高。但是在該預(yù)分頻器電路中，由反饋所帶來的延遲，相對于觸發(fā)器本身的延遲依舊很大，17分頻的工作頻率仍遠(yuǎn)小于16分頻的工作頻率，限制了雙模預(yù)分頻器的分頻頻率的提高。

發(fā)明內(nèi)容
技術(shù)問題為解決上述現(xiàn)有技術(shù)中存在的問題，本發(fā)明提供一種高速雙模16/17預(yù)分頻器，進(jìn)一步減小反饋對關(guān)鍵路徑的限制，使17分頻與16分頻時的工作頻率基本一致，進(jìn)而提高雙模預(yù)分頻器的分頻頻率。
技術(shù)方案為解決上述技術(shù)問題，本發(fā)明的高速雙模16/17預(yù)分頻器包括三個正沿觸發(fā)器、一個兩輸入或門、一個兩輸入與非門、一個三輸入與非門和兩個負(fù)沿觸發(fā)器，其中，三輸入與非門的第一輸入端接外電路輸入外部控制信號，三輸入與非門的第二、第三輸入端分別對應(yīng)連接所述兩個負(fù)沿觸發(fā)器的輸出端；兩輸入或門的一個輸入端連接三輸入與非門的輸出端，另一個輸入端連接第三正沿觸發(fā)器的輸出端，該兩輸入或門的輸出端連接第一正沿觸發(fā)器的數(shù)據(jù)輸入端；兩輸入與非門的一個輸入端接第一正沿觸發(fā)器的輸出端，另一個輸入端接第三正沿觸發(fā)器的輸出端，兩輸入與非門的輸出端接第二正沿觸發(fā)器數(shù)據(jù)輸入端；第二正沿觸發(fā)器的輸出端接第三正沿觸發(fā)器的數(shù)據(jù)輸入端；第一負(fù)沿觸發(fā)器的時鐘輸入端接第二正沿觸發(fā)器的輸出端，第一負(fù)沿觸發(fā)器的輸出端接第二負(fù)沿觸發(fā)器的時鐘輸入端；時鐘信號由所述三個正沿觸發(fā)器的時鐘輸入端輸入，本預(yù)分頻電路的輸出信號從第二負(fù)沿觸發(fā)器的輸出端引出。本發(fā)明的高速雙模16/17預(yù)分頻器電路，按功能可以分為除4/5同步分頻單元、除4異步分頻單元和反饋控制邏輯單元三個部分，其中除4/5同步分頻單元采用上升沿觸發(fā)，反饋控制邏輯單元采用三輸入與非門，而除4異步分頻單元采用下降沿觸發(fā)，減小了最小輸入時鐘周期，增大了17分頻時的最高輸入頻率，使之達(dá)到與16分頻時的速度相當(dāng)，從而避開產(chǎn)生反饋狀態(tài)對同步4/5分頻速度的影響，提高了預(yù)分頻器的16/17的分頻速度。
有益效果本發(fā)明的高速雙模16/17預(yù)分頻器，在電路的設(shè)計(jì)上，對同步分頻單元采用上升沿觸發(fā)，而對異步分頻單元采用下降沿觸發(fā)，同時采用三輸入與非門控制反饋邏輯，消除了17分頻時反饋路徑對預(yù)分頻器速度的影響，減少了反饋路徑的延遲，避開產(chǎn)生反饋狀態(tài)對同步4/5分頻速度的影響，提高了預(yù)分頻器的速度，解決了頻率合成器的速度瓶頸問題，良好地實(shí)現(xiàn)預(yù)分頻器的16/17的高速分頻。


圖1為改進(jìn)的雙模16/17預(yù)分頻器電路結(jié)構(gòu)圖。
圖2為改進(jìn)的雙模16/17預(yù)分頻器的吞脈沖信號附近的時序圖。
圖3為本發(fā)明的雙模16/17預(yù)分頻器電路結(jié)構(gòu)圖。
圖4為本發(fā)明的吞脈沖信號附近的時序圖。
圖5為三種預(yù)分頻器后仿真輸入敏感特性曲線的比較圖。
以上圖中，21、41為吞脈沖，51為本發(fā)明的雙模16/17預(yù)分頻器進(jìn)行16/17分頻的特性曲線；52為改進(jìn)的雙模16/17預(yù)分頻器進(jìn)行17分頻的特性曲線；53為傳統(tǒng)的雙模16/17預(yù)分頻器進(jìn)行17分頻的特性曲線。
具體實(shí)施例方式
下面結(jié)合附圖與具體實(shí)施方式
對本發(fā)明作進(jìn)一步詳細(xì)說明。
參見圖1、圖2?，F(xiàn)有技術(shù)中的改進(jìn)的預(yù)分頻器電路含有五個正沿觸發(fā)器、一個兩輸入與非門、一個兩輸入或門及一個三輸入或門，它采用三輸入或門反饋控制以實(shí)現(xiàn)17分頻，當(dāng)MCOUT為低電平時進(jìn)行17分頻，通過狀態(tài)轉(zhuǎn)換真值表及圖2所示吞脈沖信號附近的時序可知，為使Q2正確產(chǎn)生吞脈沖信號，Q4Q3狀態(tài)只需從01變?yōu)?0，也就是反饋過程中異步分頻器延遲只包含Q3狀態(tài)變化所需時間，這可減小輸入時鐘的最小周期，從而提高17分頻時預(yù)分頻器最高工作頻率。但是在改進(jìn)的預(yù)分頻器中，反饋所帶來的延遲相對觸發(fā)器本身的延遲還是很大的，無法從根本上實(shí)現(xiàn)雙模分頻時的最高工作頻率保持基本一致，17分頻的工作頻率仍遠(yuǎn)小于16分頻的工作頻率，所以在改進(jìn)的雙模16/17預(yù)分頻器電路中，17分頻仍然影響預(yù)分頻器速度的提高。
參見圖3。圖中本發(fā)明的高速雙模16/17預(yù)分頻器由三個正沿觸發(fā)器、一個兩輸入或門、一個兩輸入與非門、一個三輸入與非門及兩個負(fù)沿觸發(fā)器組成，其中，三輸入與非門15的第一輸入端接外電路，用以輸入外部控制信號MCOUT，其第二、第三輸入端分別對應(yīng)連接第一負(fù)沿觸發(fā)器13的輸出端Q13和第二負(fù)沿觸發(fā)器14的輸出端Q14；兩輸入或門16的一個輸入端連接三輸入與非門15的輸出端，另一個輸入端連接第三正沿觸發(fā)器11的輸出端Q11，兩輸入或門16的輸出端連接第一正沿觸發(fā)器12的數(shù)據(jù)輸入端D12；兩輸入與非門17的一個輸入端接第一正沿觸發(fā)器12的輸出端Q12，另一個輸入端接第三正沿觸發(fā)器11的輸出端Q11，兩輸入與非門17的輸出端接第二正沿觸發(fā)器10數(shù)據(jù)輸入端D10；第二正沿觸發(fā)器10的輸出端Q10接第三正沿觸發(fā)器11的數(shù)據(jù)輸入端D11；第一負(fù)沿觸發(fā)器13的時鐘輸入端C13接第二正沿觸發(fā)器10的輸出端Q10，以輸入同步正沿觸發(fā)4/5分頻單元分頻之后的信號，其輸出端Q13接第二負(fù)沿觸發(fā)器14的時鐘輸入端C14；時鐘信號CLK由所述三個正沿觸發(fā)器的時鐘輸入端C12、C10、C11輸入，從第二負(fù)沿觸發(fā)器14的輸出端Q14引出整個高速雙模16/17預(yù)分頻器電路的輸出信號。三個正沿觸發(fā)器、兩輸入或門16、兩輸入與非門17構(gòu)成除4/5同步上升沿觸發(fā)雙模分頻器單元，三輸入與非門15構(gòu)成反饋控制邏輯單元，兩個負(fù)沿觸發(fā)器構(gòu)成除4異步下降沿觸發(fā)分頻器單元。
本發(fā)明的工作原理如下參見圖4，當(dāng)外部模式控制信號MCOUT為低電平時，內(nèi)部4/5分頻模式控制信號MCIN保持為高電平，同步上升沿觸發(fā)4/5分頻器單元進(jìn)行除4操作，從而進(jìn)行16分頻操作；當(dāng)外部模式控制信號MCOUT為高電平時，且僅當(dāng)?shù)谝回?fù)沿觸發(fā)器13和第二負(fù)沿觸發(fā)器14輸出都為高電平時，MCIN變低，從而在通過兩輸入或門16后使第一正沿觸發(fā)器12產(chǎn)生一個低電平的吞脈沖信號，迫使第二正沿觸發(fā)器10額外保持長度為一個輸入周期的高電平信號，則在此額外時間內(nèi)，同步上升沿觸發(fā)4/5分頻單元進(jìn)行除5操作，而后又恢復(fù)除4操作，從而進(jìn)行17分頻操作。與已公開的改進(jìn)的雙模16/17預(yù)分頻器采用異步上升沿觸發(fā)不同，本發(fā)明的異步除4分頻單元的采用下降沿觸發(fā)，此種結(jié)構(gòu)，可大大減小最小輸入時鐘周期，進(jìn)一步提高17分頻時的最高輸入頻率，使之達(dá)到與16分頻時的速度相當(dāng)。時鐘周期不滿足分頻器正確分頻要求時，會出現(xiàn)沒有產(chǎn)生吞脈沖信號，預(yù)分頻器仍保持16分頻，因而不能實(shí)現(xiàn)17分頻的情況，這里時鐘周期的獲取與經(jīng)過的關(guān)鍵路徑上的延遲時間有關(guān)。在已公開的改進(jìn)的雙模16/17預(yù)分頻器中，整個過程經(jīng)歷的延遲時間為t0+t1+t2+t3+t4，反饋過程中異步分頻器延遲只包含Q3狀態(tài)變化所需時間，較傳統(tǒng)結(jié)構(gòu)時鐘周期有所減小；而本發(fā)明的預(yù)分頻器，整個過程經(jīng)歷的延遲時間僅為t0+t1，如圖4中所示，其主要原因?yàn)镼2吞脈沖信號所需的OR2OUT低電平狀態(tài)在T2上升沿之前一個上升沿就已經(jīng)存在，使吞脈沖信號的產(chǎn)生不再是邏輯的關(guān)鍵路徑，而該結(jié)構(gòu)的關(guān)鍵路徑是T0時刻上升沿到來時，Q1狀態(tài)由高變低，進(jìn)而使OR2OUT由高變低，以使下一時鐘上升沿到來時，Q2能夠正確采樣OR2OUT由高變低。在此過程中，關(guān)鍵路徑的延遲與異步分頻器狀態(tài)變化無關(guān)，大大減小了最小輸入時鐘周期，進(jìn)一步提高了17分頻時的最高輸入頻率，使17分頻與16分頻時的速度相當(dāng)，提高了預(yù)分頻器的速度，實(shí)現(xiàn)了16/17預(yù)分頻器的高速分頻。
圖5為三種預(yù)分頻器預(yù)分頻器后仿真輸入敏感特性曲線的比較圖，從圖中可以看出，本發(fā)明預(yù)分頻器的速度，分別是現(xiàn)有技術(shù)中的傳統(tǒng)預(yù)分頻器和改進(jìn)的預(yù)分頻器速度的三倍和兩倍，其技術(shù)效果明顯。
本發(fā)明的高速雙模16/17預(yù)分頻器電路的制作工作，可以通過現(xiàn)有技術(shù)的CMOS工藝實(shí)現(xiàn)。
權(quán)利要求
1.一種高速雙模16/17預(yù)分頻器，包括三個正沿觸發(fā)器、一個兩輸入或門、一個兩輸入與非門，其特征在于它還包括兩個負(fù)沿觸發(fā)器和一個三輸入與非門，其中三輸入與非門(15)的第一輸入端接外電路輸入外部控制信號(MCOUT)，其第二輸入端、第三輸入端分別對應(yīng)連接所述兩個負(fù)沿觸發(fā)器的輸出端(Q13)和(Q14)；兩輸入或門(16)的一個輸入端連接三輸入與非門(15)的輸出端，另一個輸入端連接第三正沿觸發(fā)器(11)的輸出端(Q11)，其輸出端連接第一正沿觸發(fā)器(12)的數(shù)據(jù)輸入端(D12)；兩輸入與非門(17)的一個輸入端接第一正沿觸發(fā)器(12)的輸出端(Q12)，另一個輸入端接第三正沿觸發(fā)器(11)的輸出端(Q11)，輸出端接第二正沿觸發(fā)器(10)數(shù)據(jù)輸入端(D10)；第二正沿觸發(fā)器(10)的輸出端(Q10)接第三正沿觸發(fā)器(11)的數(shù)據(jù)輸入端(D11)；第一負(fù)沿觸發(fā)器(13)的時鐘輸入端(C13)接第二正沿觸發(fā)器(10)的輸出端(Q10)，其輸出端(Q13)接第二負(fù)沿觸發(fā)器(14)的時鐘輸入端(C14)；時鐘信號(CLK)由所述三個正沿觸發(fā)器的時鐘輸入端(C12)、(C10)和(C11)輸入，本預(yù)分頻器電路的輸出信號(OUT)從第二負(fù)沿觸發(fā)器(14)的輸出端(Q14)引出。
全文摘要
高速雙模16/17預(yù)分頻器電路，屬于高速頻率合成器以及高頻收發(fā)技術(shù)領(lǐng)域。該預(yù)分頻器電路由三個正沿觸發(fā)器、一個兩輸入或門、一個兩輸入與非門、一個三輸入與非門和兩個負(fù)沿觸發(fā)器組成。其中，三個正沿觸發(fā)器、兩輸入或門和兩輸入與非門構(gòu)成的除4/5同步分頻單元采用上升沿觸發(fā)，兩個負(fù)沿觸發(fā)器構(gòu)成的除4異步分頻單元用下降沿觸發(fā)，反饋控制邏輯單元采用三輸入與非門。該預(yù)分頻器電路消除了現(xiàn)有技術(shù)中，17分頻時反饋路徑對預(yù)分頻器速度的影響，減少了反饋路徑的延遲，從而避開產(chǎn)生反饋狀態(tài)對同步4/5分頻速度的影響，提高了預(yù)分頻器的速度，解決了頻率合成器的速度瓶頸問題，良好地實(shí)現(xiàn)預(yù)分頻器的16/17的高速分頻。
文檔編號H03K23/00GK101039116SQ20071002054
公開日2007年9月19日 申請日期2007年3月12日 優(yōu)先權(quán)日2007年3月12日
發(fā)明者吳建輝, 陳作添, 戴學(xué)強(qiáng), 李紅, 張萌, 茆邦琴 申請人:東南大學(xué)