專利名稱：相位同步電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及相位同步電路。相位同步電路，用于使用時鐘脈沖或選通脈沖等進行動作的半導體集成電路、電路組件及系統(tǒng)。例如，用于微處理器、微控制器、信號處理器、圖像處理器、聲音處理器、或易失性存儲器(DRAM、SRAM等)、非易失性存儲器(閃速存儲器等)等各種存儲器或存儲卡等。
背景技術(shù)：
一般來說，半導體芯片，為了準確地與外部設(shè)備進行信號的交換，需要取得芯片內(nèi)外的信號的時間同步。為取得這樣的同步，而廣泛地采用如下的方式，即生成高精度地控制了其躍遷時刻的內(nèi)部時鐘脈沖，使得與從半導體芯片的外部輸入的時鐘脈沖(或選通脈沖，在本申請中不加區(qū)別地都表示為“時鐘脈沖”)的躍遷時刻保持一定的時序關(guān)系，并將該芯片內(nèi)部時鐘脈沖用于信號的取得。關(guān)于這種相位同步電路，存在著如下的現(xiàn)有技術(shù)。
在非專利文獻1中，采用如下的結(jié)構(gòu)，即，使2個延遲列(FDA、BDA)彼此反向地并列排列、在其間使控制電路MCC與2個延遲列并列地排列，預先設(shè)計與連接在延遲列BDA的輸出上的時鐘驅(qū)動器具有相同的延遲時間的負載電路作為虛設(shè)(dummy)負載，與延遲列FDA的輸入連接。該電路，從延遲列FDA和控制電路MC檢測延遲列FDA內(nèi)的使相位同步的位置，從延遲列BDA的相同位置輸入時鐘脈沖，沿著與延遲列FDA相反的方向傳送時鐘脈沖，由此實現(xiàn)以2個周期的延遲使相位同步這樣的高速同步。
另外，在專利文獻1中，具有粗略地調(diào)整相位的環(huán)式粗調(diào)延遲器和精細地調(diào)整相位的微調(diào)延遲器，采用環(huán)式和層次式的結(jié)構(gòu)，來減少整個電路的面積和門電路數(shù)。延遲量，通過用一個相位檢測器逐次比較外部時鐘脈沖和反饋時鐘脈沖的相位并根據(jù)比較結(jié)果將延遲量的增減供給粗調(diào)延遲器和微調(diào)延遲器來進行確定。
非專利文獻1IEEE Journal of Solid-state Circuits，Vol.31、No.11、November 1996、pp1656-1668專利文獻1日本特開2003-69424號公報發(fā)明內(nèi)容相位同步電路，最好是能夠縮短為使內(nèi)部時鐘脈沖與外部時鐘脈沖相位同步所需的時間。而從減低半導體芯片成本的目的考慮，最好是以盡可能小的芯片面積或以很少的元件數(shù)和門電路數(shù)來實現(xiàn)該相位同步電路。而且，希望能以更小的功率(動作時、待機時的功率)進行動作。
非專利文獻1中所示的相位同步電路，存在著當擴展其頻率范圍時電路規(guī)模增大的問題。即，為滿足動作頻率最高時所需的相位的一致精度，必須縮短延遲列內(nèi)部的延遲級1級的延遲時間。因此，為了利用按如此確定的延遲時間的延遲級來取得低頻的時鐘脈沖的同步，就不得不增多延遲級數(shù)。因此，存在著導致元件數(shù)和門電路數(shù)增加的問題。
但是，輸入到半導體集成電路的信號的頻率范圍不斷地擴展，按每個頻率設(shè)計修改相位同步電路將會耗費很多工時，因而希望有一種能夠在寬頻率范圍使用的相位同步電路。即，希望能使相位同步電路的相位一致精度和頻率范圍兩者都得到滿足并盡力抑制由此帶來的電路規(guī)模的增大。
另外，專利文獻1是在本發(fā)明完成后進行的專利調(diào)查中找到的，在采用環(huán)式延遲列這一點上，與本發(fā)明相同。但是，在專利文獻1所公開的DLL中，僅對用于粗調(diào)的延遲列采用環(huán)式延遲列。而且，因為用1個相位檢測器對微調(diào)延遲器的每1級逐次進行相位比較，所以有可能使達到相位同步的時間變長，并沒有考慮同步所需的時間。
希望有一種盡管是芯片上的占有面積、門電路數(shù)、功率小的電路，但卻能使高一致精度和寬頻率范圍兩者都能得到滿足、且能夠在短時間內(nèi)完成相位同步的相位同步電路。
本發(fā)明的上述和其他的目的以及新的特征，從本說明書的記述和附圖將看得很清楚。
簡單說明在本申請所公開的發(fā)明中具有代表性內(nèi)容的概要如下。
本發(fā)明的相位同步電路，其特征在于包括第1延遲列；第1選擇器，將第1基準時鐘脈沖和上述第1延遲列的輸出中的任一者有選擇地輸入到上述第1延遲列；多個相位比較器，進行上述第1延遲列中所包含的各延遲級與第2基準時鐘脈沖的相位比較；第2延遲列；第2選擇器，將外部時鐘脈沖和上述第2延遲列的輸出中的任一者有選擇地輸入到上述第2延遲列；以及輸出控制電路，將從上述第2延遲列的各延遲級輸出的輸出作為內(nèi)部時鐘脈沖有選擇地進行輸出，上述輸出控制電路，掌握使由上述第1延遲列產(chǎn)生的上述第1基準時鐘脈沖的延遲信號與上述第2基準時鐘脈沖同步所需的上述第1延遲列的循環(huán)數(shù)和延遲級數(shù)，將由上述第2延遲列產(chǎn)生的、根據(jù)上述所掌握的循環(huán)數(shù)和延遲級數(shù)的上述外部時鐘脈沖的延遲信號作為上述內(nèi)部時鐘脈沖輸出。
另外，本發(fā)明的相位同步電路，包括第1延遲列；第1選擇器，將第1基準時鐘脈沖和上述第1延遲列的輸出的任一者有選擇地輸入到上述第1延遲列；多個相位比較器，進行由上述第1延遲列產(chǎn)生的上述第1基準時鐘脈沖的延遲信號與上述第2基準時鐘脈沖的相位比較；延遲控制電路，控制輸入到上述相位比較器的延遲信號的延遲量；第2延遲列；第2選擇器，將外部時鐘脈沖和上述第2延遲列的輸出中的任一者有選擇地輸入到上述第2延遲列；以及輸出控制電路，將從上述第2延遲列的各延遲級輸出的輸出作為內(nèi)部時鐘脈沖有選擇地進行輸出，上述輸出控制電路，掌握使由上述第1延遲列產(chǎn)生的上述第1基準時鐘脈沖的延遲信號與上述第2基準時鐘脈沖同步所需的上述第1延遲列的循環(huán)數(shù)和延遲級數(shù)，將由上述第2延遲列產(chǎn)生的、根據(jù)上述已掌握的循環(huán)數(shù)和延遲級數(shù)的上述外部時鐘脈沖的延遲信號作為上述內(nèi)部時鐘脈沖輸出，上述延遲控制電路，可變地控制輸入到上述相位比較器的延遲信號的延遲量。
此外，第1選擇器和第2選擇器、第1延遲列和第2延遲列，最好它們的電路結(jié)構(gòu)和布局是相同的，以使延遲時間盡可能相同。作為第1基準時鐘脈沖和第2基準時鐘脈沖，若提供相同的基準時鐘脈沖，則使外部時鐘脈沖和內(nèi)部時鐘脈沖以1周期的時間差來同步。
在本發(fā)明中，能夠縮短達到同步的周期數(shù)，因此，當未使用同步電路時，通過將其時鐘脈沖輸入本身停止，能夠減少非動作時的功率。而且，這時，若同步電路的電源本身也進行關(guān)斷，則通過防止泄漏電流，也能夠減少系統(tǒng)待機時的功率。
簡單說明根據(jù)在本申請所公開的發(fā)明中具有代表性的內(nèi)容所取得的效果如下。
能夠?qū)崿F(xiàn)元件數(shù)和門電路數(shù)少、且可以高速地進行同步的相位同步電路。


圖1是表示本發(fā)明的相位同步電路的圖。
圖2是表示延遲列的電路結(jié)構(gòu)例的圖。
圖3是表示輸出控制電路的電路結(jié)構(gòu)例的圖。
圖4(a)是表示相位比較器陣列的第1電路結(jié)構(gòu)例的圖，圖4(b)是表示相位比較器陣列的第2電路結(jié)構(gòu)例的圖。
圖5是表示本發(fā)明的另一種相位同步電路的圖。
圖6是表示圖1的相位同步電路的變形例的圖。
圖7是表示圖5的相位同步電路的變形例的圖。
圖8(a)是表示脈沖生成電路的電路結(jié)構(gòu)例的圖，圖8(b)是表示時鐘脈沖復原電路的電路結(jié)構(gòu)例的圖。
圖9是使目標級數(shù)的控制幅度可變時的流程圖。
圖10是相位同步電路的時序圖。
圖11是采用了本發(fā)明的相位同步電路的系統(tǒng)結(jié)構(gòu)例。
圖12是表示本發(fā)明的另一種相位同步電路的圖。
圖13是表示本發(fā)明的另一種相位同步電路的圖。
圖14是示出脈沖分配電路的結(jié)構(gòu)例和時鐘脈沖復原電路的結(jié)構(gòu)的圖。
圖15是表示本發(fā)明的另一種相位同步電路的圖。
圖16是表示本發(fā)明的另一種相位同步電路的圖。
圖17(a)～圖17(d)是示出脈沖生成電路的電路結(jié)構(gòu)例、時鐘脈沖復原電路的電路結(jié)構(gòu)例和脈沖分配電路的電路結(jié)構(gòu)的圖。
圖18是相位同步電路的時序圖。
圖19(a)和圖19(b)是表示相位同步電路的延遲列部分的配置例的圖。
具體實施例方式
以下，根據(jù)附圖詳細說明本發(fā)明的實施方式。此外，在用于說明實施方式的所有附圖中，對同一部件原則上標以相同的標號，生率其反復的說明。
首先，在圖1中示出本發(fā)明的相位同步電路的基本結(jié)構(gòu)。圖1中示出的相位同步電路，是輸出內(nèi)部時鐘脈沖ICLK使其與外部時鐘脈沖ECLK保持一定的時間(相位)關(guān)系(與第1基準時鐘脈沖ERCLK1和第2基準時鐘脈沖ERCLK2的時間差(相位差)相等的時間關(guān)系)的電路。
在第1循環(huán)延遲塊101中，具有將第1基準時鐘脈沖ERCLK1作為2個輸入中的1個輸入的選擇器SEL1、以及將從選擇器SEL1輸出的信號作為輸入的延遲列DL1，延遲列DL1的輸出104，與選擇器SEL1的2個輸入中的另1個輸入連接。選擇器SEL1，由第1選擇控制電路SELCON1選擇將哪個輸入信號輸出到延遲列DL1。來自構(gòu)成延遲列DL1的各延遲級的輸出組120，輸入到相位比較器陣列PCA，與第2基準時鐘脈沖ERCLK2進行相位比較。
在第2循環(huán)延遲塊112中，具有將外部時鐘脈沖ECLK作為2個輸入中的1個輸入的選擇器SEL2和將從選擇器SEL2輸出的信號作為輸入的延遲列DL2，延遲列DL2的輸出110，與選擇器SEL2的2個輸入中的另1個輸入連接。選擇器SEL2，由第2選擇控制電路SELCON2選擇將哪個輸入信號輸出到延遲列DL2。
輸出控制電路OS-CON，接收指示來自相位比較器陣列PCA的相位比較結(jié)果的信號113和來自延遲列DL1的預定位置的延遲級的信號114。輸出控制電路OS-CON，通過對信號114進行計數(shù)，來確定使外部時鐘脈沖ECLK在第2循環(huán)延遲塊112中循環(huán)的次數(shù)。另外，由信號113確定將來自延遲列DL2的哪個延遲級的輸出信號作為內(nèi)部時鐘脈沖ICLK輸出。
延遲列DL1和延遲列DL2由多個延遲級構(gòu)成，延遲列中的延遲級數(shù)，預先確定為使信號通過選擇器SEL1和延遲列DL1的時間比基準時鐘脈沖ERCLK1與基準時鐘脈沖ERCLK2之間的時間差短。相反，若信號通過的時間比基準時鐘脈沖間的時間差長，就不需要使外部時鐘脈沖循環(huán)。
其次，說明圖1的電路的動作。通過使第1基準時鐘脈沖ERCLK1在由選擇器SEL1和延遲列DL1構(gòu)成的第1循環(huán)延遲塊101中通過多次并進一步通過選擇器SEL1和延遲列DL1的內(nèi)部的延遲級，來生成信號120，該信號120是使第1基準時鐘脈沖ERCLK1循環(huán)通過多次后再延遲了所通過的延遲級的延遲量后而得到的。接著，對于該被延遲后的信號120和第2基準時鐘脈沖ERCLK2，由位于相位比較器陣列PCA的內(nèi)部的多個相位比較器一起比較其時間的前后關(guān)系，各相位比較器，當滿足一定的條件時判斷為相位相同。生成變?yōu)檫@樣的相同相位時的、關(guān)于第1循環(huán)延遲塊101的信號通過循環(huán)數(shù)和從延遲列DL1輸出的位置(級數(shù))的信息(以下，稱為“目標循環(huán)數(shù)”和“目標級數(shù)”)。
由此，能夠使在第1循環(huán)延遲塊101中通過了目標循環(huán)數(shù)、并進一步通過了選擇器SEL1和延遲列內(nèi)部的目標級數(shù)時的總計延遲時間等于2個基準時鐘脈沖之間的時間差(相位差)。
按照這種方式所確定的第1循環(huán)延遲塊101的目標循環(huán)數(shù)和目標級數(shù)，傳送到輸出控制電路OS-CON。輸出控制電路OS-CON，進行控制，使得來自外部時鐘脈沖ECLK輸入的信號在第2循環(huán)延遲塊112中循環(huán)了目標循環(huán)數(shù)并在選擇器SEL1和延遲列DL1中通過了目標級數(shù)時，自該延遲列2的輸出作為內(nèi)部時鐘脈沖ICLK輸出。
圖2是延遲列DL1或DL2的電路例。通過將多個具有一定的時間間隔的延遲級級聯(lián)連接而構(gòu)成。各延遲級只要具有一定的延遲時間，則任何結(jié)構(gòu)都是可以的，但典型的多是將作為CMOS電路的邏輯電路(反相電路或NAND(“與非”)電路等)級聯(lián)連接的電路、或基于雙極電路的將差動放大器級聯(lián)連接的電路。在本實施例中，作為這種方式，示出由CMOS反相器構(gòu)成了各延遲級201～204的例子。
圖3示出輸出控制電路OS-CON的結(jié)構(gòu)例。輸出控制電路OS-CON，是將來自延遲列DL2的輸出121、來自相位比較器陣列PCA的輸出113及來自延遲列DL1的預定的延遲級的輸出114作為其輸入，生成內(nèi)部時鐘脈沖ICLK的電路。該控制電路OS-CON，包括目標循環(huán)數(shù)計數(shù)器TRN-CLT，計測和保存為將外部時鐘脈沖ECLK延遲預定的時間量所需的目標循環(huán)數(shù)；目標級數(shù)寄存器TSN-REG，保存由相位比較器判斷為一致的目標級數(shù)；選擇器SEL，選擇從級數(shù)與目標級數(shù)寄存器的值一致的延遲列DL2的輸出；當前循環(huán)數(shù)計數(shù)器CRN-CLT，計測和保存從選擇器SEL輸出的輸出次數(shù)；計數(shù)比較器CMP，檢測目標循環(huán)數(shù)計數(shù)器TRN-CLT和當前循環(huán)數(shù)計數(shù)器CRN-CLT各自的值是否一致；以及信號輸出控制電路STC，根據(jù)由計數(shù)比較器CMP所生成的一致信號進行控制使得將選擇器SEL的輸出向外部輸出。
目標循環(huán)數(shù)計數(shù)器TRN-CLT，在由相位比較器陣列PCA進行第1基準時鐘脈沖ERCLK1的延遲信號和第2基準時鐘脈沖ERCLK2的相位一致的判斷之前，計測和保存第1基準時鐘脈沖ERCLK1在第1循環(huán)延遲塊101中循環(huán)了幾次。具體地說，通過接收來自延遲列DL1的預定的延遲級的輸出114掌握循環(huán)狀態(tài)，并從相位比較器陣列PCA接收指示相位一致的輸出，來確定和保存目標循環(huán)數(shù)。此時的相位一致級數(shù)被保存在目標級數(shù)寄存器TSN-REG內(nèi)。由信號輸出控制電路STC進行控制以便將按所確定的目標循環(huán)數(shù)和目標級數(shù)延遲了的外部時鐘脈沖ECLK作為內(nèi)部時鐘脈沖ICLK進行輸出。
圖4(a)是相位比較器陣列PCA的結(jié)構(gòu)例。在相位比較器陣列PCA中，反復地配置有相位比較級400，圖4(a)示出延遲列DL1的輸出120中的3級。相位比較級400，由D觸發(fā)器401和2個輸入中的一個被反相的NOR(“或非”)邏輯電路402構(gòu)成。在D觸發(fā)器的時鐘脈沖端子CLK上，被輸入第2基準時鐘脈沖ERCLK2，在該觸發(fā)器的數(shù)據(jù)端子D上，被輸入來自延遲列DL1的各延遲級的、第1基準時鐘脈沖ERCLK1的延遲信號120。在NOR邏輯電路的2個輸入端上，分別被輸入來自本級的觸發(fā)器的輸出Q和來自右鄰的觸發(fā)器的輸出Q。
各觸發(fā)器，當?shù)?基準時鐘脈沖ERCLK2躍遷時，若來自延遲級的輸出已躍遷為1，則在輸出Q輸出值1，若沒有躍遷為1，則在輸出Q輸出值0。
在對相位比較器陣列PCA的多個輸入部中，如圖4(a)所示，當?shù)?基準時鐘脈沖ERCLK2作為觸發(fā)器的時鐘脈沖進行躍遷時，信號已經(jīng)從輸入側(cè)(圖4(a)中的左側(cè))傳播到某級數(shù)的位置而為1；在上述某級數(shù)的位置的后級，來自延遲級的輸入尚未發(fā)生信號躍遷，因而為0。因此，與輸出在第2基準時鐘脈沖ERCLK2躍遷的時刻進行躍遷的第1基準時鐘脈沖ERCLK1的延遲信號的延遲級對應(yīng)的觸發(fā)器的輸出為1，其右鄰的觸發(fā)器的輸出為0。因此，圖4(a)中示出的相位比較級400，只有根據(jù)輸出與第2基準時鐘脈沖ERCLK2同步的延遲信號的延遲級的相位延遲級輸出1，其他的相位延遲級輸出0。
此外，圖4(b)是相位比較器陣列PCA的變形例，可以在任意的時刻施加復位(中斷)指令RESET，使所有的輸出為0。這種復位，在相位同步電路中，可以在同步動作完成后、剛剛接通電源后、剛剛從中止狀態(tài)起動后、系統(tǒng)復位等情況下執(zhí)行。
說明分別控制位于圖1中的第1循環(huán)延遲塊101和第2循環(huán)延遲塊112的輸入部的選擇器SEL1和選擇器SEL2的選擇控制電路SELCON1和選擇控制電路SELCON2的控制。
選擇控制電路SELCON1，控制選擇器SEL1的輸出，開始時將第1輸入(選擇器SEL1的上側(cè))和延遲列DL1連接。從第1輸入向第2輸入(選擇器SEL1的下側(cè))的切換，在第1基準時鐘脈沖ERCLK1通過選擇器SEL1后進行。
另外，從第2輸入向第1輸入的切換，在完成了相位的同步時(即相位比較器陣列PCA輸出了相位一致信號時)之后直到下一次輸入第1基準時鐘脈沖ERCLK1為止的期間中的任何時刻進行。
另外，選擇控制電路SELCON2，控制選擇器SEL2的輸出，開始時將第1輸入(選擇器SEL2的下側(cè))和延遲列DL2連接。從第1輸入向第2輸入(選擇器SEL2的上側(cè))的切換，在第2基準時鐘脈沖ERCLK2通過選擇器SEL2后進行。
進一步，從第2輸入向第1輸入的切換，在外部時鐘脈沖ECLK在第2循環(huán)延遲塊112中循環(huán)了由輸出控制電路OS-CON控制的目標循環(huán)數(shù)之后、直到下一次輸入外部時鐘脈沖ECLK為止的期間中的任何時刻進行。
圖5示出本發(fā)明的相位同步電路的另一種結(jié)構(gòu)。代替圖1中的相位比較器陣列PCA，具有一個相位比較器PC和從來自第1循環(huán)延遲塊101的多個延遲輸出選擇1個延遲輸出的選擇器SEL3。選擇器SEL3從多個延遲輸出120中選擇哪個輸出，是由控制電路OS-CON所控制的。
相位比較器PC，相對于第2基準時鐘脈沖ERCLK2，輸出指示由選擇器SEL3從多個延遲輸出120中選擇出的信號是否超前的信號(DN信號)、指示是否滯后的信號(UP信號)、和指示相位一致的信號(LOCK信號)中的任一個信號。由于相位比較器只有1個，目標循環(huán)數(shù)和目標級數(shù)的值，例如，從目標循環(huán)數(shù)0和目標級數(shù)0開始，每當對相位比較器PC輸入第1基準時鐘脈沖ERCLK1的延遲信號時就使目標級數(shù)加1。
當該目標級數(shù)達到了延遲列DL1的最終級數(shù)時，使目標循環(huán)數(shù)加1，再次使目標級數(shù)為0，每當再次輸入第1基準時鐘脈沖ERCLK1時就使目標級數(shù)加1。
當檢測出相位一致時，將到此時為止第1基準時鐘脈沖ERCLK1在第1循環(huán)延遲塊101中循環(huán)了的次數(shù)即目標循環(huán)數(shù)和相位一致時的級數(shù)即目標級數(shù)通知給輸出控制電路OS-CON。此外，目標循環(huán)數(shù)和目標級數(shù)并不限于上述的方法，例如也可以考慮用來自延遲列DL1的預定位置的信號504進行計測。
但是，這種通過逐次比較探索同步的級數(shù)的方法，在完成同步前需要很多的周期。因此，控制電路RS-CON可變地增減目標級數(shù)的控制。
圖9示出這種可變級數(shù)控制的一種方式。圖9是以延遲列DL1的級數(shù)為10的情況為例說明其動作的流程圖。開始時將目標循環(huán)數(shù)TR和目標級數(shù)TS都初始化為0(S1)。
之后，實施階段1、階段2和階段3這三個動作。階段1進行目標循環(huán)數(shù)TR的控制。當相位比較器PC產(chǎn)生了DN信號時，使目標循環(huán)數(shù)TR加1(S2、S3)。在產(chǎn)生UP信號之前反復進行此動作。當產(chǎn)生了UP信號時，將目標循環(huán)數(shù)TR減1(S4)，確定目標循環(huán)數(shù)TR。
而且，此時將目標級數(shù)TS設(shè)定為預定的級數(shù)(在圖9的例中為10級的一半即5級)(S4)。階段2進行目標級數(shù)TS的控制。在將目標級數(shù)TS設(shè)定為5級之后，當相位比較器PC產(chǎn)生了UP信號時，使目標級數(shù)TS為加上3級后的8級，而目標循環(huán)數(shù)TR不變(S5、S6)。
另外，當相位比較器PC產(chǎn)生了DN信號時，使目標級數(shù)TS為減去3級后的2級，而目標循環(huán)數(shù)TR不變(S5、S7)。而當相位比較器PC產(chǎn)生了LOCK信號時，轉(zhuǎn)入階段3(S5、S8)。
在將目標級數(shù)TS設(shè)定為8級之后，當相位比較器PC產(chǎn)生了UP信號時，目標循環(huán)數(shù)TR不變，使目標級數(shù)TS為加上1級后的9級并轉(zhuǎn)入階段3(S9、S10、S8)。
另外，當相位比較器PC產(chǎn)生了DN信號時，使目標級數(shù)TS為減去1級后的7級，而目標循環(huán)數(shù)TR不變(S9、S11)。而當相位比較器PC產(chǎn)生了LOCK信號時，轉(zhuǎn)入階段3(S9、S8)。
進一步，在將目標級數(shù)TS設(shè)定為7級之后，當相位比較器PC產(chǎn)生了DN信號時，目標循環(huán)數(shù)TR不變，使目標級數(shù)TS為減去1級后的6級并轉(zhuǎn)入階段3(S12、S13、S8)。而當相位比較器PC產(chǎn)生了LOCK信號時，轉(zhuǎn)入階段3(S12、S8)。
而在將目標級數(shù)TS設(shè)定為2級之后，當相位比較器PC產(chǎn)生了UP信號時，目標循環(huán)數(shù)TR不變，使目標級數(shù)TS為加上1級后的3級(S14、S16)。
當相位比較器PC產(chǎn)生了DN信號時，目標循環(huán)數(shù)TR不變，使目標級數(shù)TS為減去1級后的1級并轉(zhuǎn)入階段3(S14、S15、S8)。而當相位比較器PC產(chǎn)生了LOCK信號時，轉(zhuǎn)入階段3(S13、S8)。進一步，在將目標級數(shù)TS設(shè)定為3級之后，當相位比較器PC產(chǎn)生了UP信號時，目標循環(huán)數(shù)TR不變，使目標級數(shù)TS為加上1級后的4級并轉(zhuǎn)入階段3(S17、S18、S8)。而當相位比較器PC產(chǎn)生了LOCK信號時，轉(zhuǎn)入階段3(S17、S8)。
最后，在階段3中進行以下的動作控制。當相位比較器PC產(chǎn)生了UP信號時，使目標級數(shù)TS加上1級并再次檢查相位的一致(S21、S20)，當產(chǎn)生了LOCK信號時，不作任何改變(S20)。
此外，當該目標級數(shù)TS為延遲列DL1的最終級數(shù)時，若相位比較器PC產(chǎn)生了UP信號，則使目標循環(huán)數(shù)TR加11，使目標級數(shù)TS為0并檢查相位的一致。
而當目標級數(shù)TS為延遲列DL1的最小級數(shù)(0級)時，若相位比較器PC產(chǎn)生了DN信號，則使目標循環(huán)數(shù)TR減1，使目標級數(shù)TS為最大數(shù)，檢查相位的一致。
此處，在階段2中，使控制的級數(shù)按3、1的步距減小，但并不限定于該值。在該例中，若使控制的大小約為一半則會更快地收斂。
圖6是在圖1中示出的相位同步電路的輸入部增加了脈沖生成電路PGC、時鐘脈沖復原電路CRC、和補償其延遲差的輔助延遲電路DDC。
脈沖生成電路PGC，改變外部時鐘脈沖ECLK的“0”狀態(tài)和“1”狀態(tài)的占空比。典型地當外部時鐘脈沖ECLK為占空比50％時，改變?yōu)楸仍撜伎毡刃〉恼伎毡?例如10％，或也可以不是比率而是固定時間寬度)。
由此，能夠進行改變，以使外部時鐘脈沖ECLK原來具有的“1”狀態(tài)的時間進一步縮短。按照這種方式，當信號在第2循環(huán)延遲塊112中循環(huán)時，可以生成遠比循環(huán)1周所需的時間短的脈沖。因此，能夠防止發(fā)生所有延遲級中的信號電平為“1”狀態(tài)的信號在其后無法進行傳輸?shù)那闆r。
這種使占空比減小了的時鐘脈沖信號，由時鐘脈沖復原電路CRC復原為原來的比率。進一步，通過在從外部時鐘脈沖ECLK到內(nèi)部時鐘脈沖ICLK的路徑上追加脈沖生成電路PGC和時鐘脈沖復原電路CRC來產(chǎn)生固定的延遲，因此與不追加這些電路時相比可以減小在第1循環(huán)延遲塊101中生成的延遲量。因此，考慮到這一點，追加了輔助延遲電路DDC，以便減去因追加電路而產(chǎn)生的固定的延遲量，計測出正確的目標循環(huán)數(shù)和目標級數(shù)。
圖7示出對圖5所示的相位同步電路同樣地追加了脈沖生成電路PGC、時鐘脈沖復原電路CRC、輔助延遲電路DDC的例子。圖8(a)示出圖6和圖7所示的脈沖生成電路PGC的結(jié)構(gòu)例。
本電路，將CMOS反相器803連接在延遲輸入信號801的延遲列DL3上。由AND(“與”)元件805生成該CMOS反相器803的輸出信號804和輸入信號801的邏輯和，將其作為輸出806。其次，本電路的動作如下所述。
即，當輸入801最初為0時804是1的狀態(tài)，因此輸出為0。接著，當輸入801躍遷為1時，AND邏輯的輸出806因2個輸入都為1而變?yōu)?。
但是，當經(jīng)過了延遲列DL3的延遲量的時間時804躍遷為0，因此AND邏輯變?yōu)?，將其輸出。即，生成將輸出為1的時間取為延遲列DL3的信號通過時間的脈沖。延遲列DL3可以由任何延遲元件構(gòu)成，另外，當然，CMOS反相器只要能生成反轉(zhuǎn)邏輯可以是任何結(jié)構(gòu)。例如，能夠通過CMOS反相器的串聯(lián)連接來構(gòu)成延遲列DL3。
進一步，圖8(b)示出時鐘脈沖復原電路CRC的結(jié)構(gòu)例。在信號上升時以短的時間輸出信號、相反在信號下降時以長的延遲時間輸出，因此延長脈沖寬度。通過改變延遲量的設(shè)定，可以控制脈沖寬度。選擇器816，示出由CMOS復合門電路構(gòu)成的例，但只要具有作為選擇器的功能可以是任何結(jié)構(gòu)。
圖10是圖1中示出的相位同步電路的時序圖。假定第1基準時鐘脈沖ERCLK1和第2基準時鐘脈沖ERCLK2相差時鐘脈沖的1周期T的1/4。
相位比較器陣列PCA，按照第2基準時鐘脈沖ERCLK2的時序輸出信號113，得到4級這樣的結(jié)果，并將其作為目標級數(shù)TS。直到此時(輸入了第2基準時鐘脈沖ERCLK2時)的循環(huán)數(shù)由信號114進行計數(shù)，并將該循環(huán)數(shù)作為目標循環(huán)數(shù)TR。
在該例中，循環(huán)數(shù)為2周。輸出控制電路OS-CON，根據(jù)信號113和信號114，傳送目標級數(shù)TS為4級、目標循環(huán)數(shù)TR為2周這樣的結(jié)果。當根據(jù)該結(jié)果使來自外部時鐘脈沖ECLK輸入的信號在循環(huán)延遲塊112中循環(huán)了作為目標循環(huán)數(shù)的2周之后、在第3周在延遲列DL2中通過了目標級數(shù)的4級時，由輸出控制電路OS-CON接收從該延遲列DL2的輸出，進行將其作為與外部時鐘脈沖ECLK具有1周期T的1/4的時間差的內(nèi)部時鐘脈沖ICLK來進行輸出的控制。
圖11是表示作為本發(fā)明的相位同步電路的應(yīng)用例之一的DDR-SDRAM1101和LSI1102的連接關(guān)系的框圖。DDR-SDRAM1101和LSI1102通過存儲器接口1103連接，在存儲器接口1103的內(nèi)部具有用于控制讀入DDR-SDRAM1101的數(shù)據(jù)用的相位的相位同步電路1104。LSI1102可以利用該相位同步電路1104可靠地讀入DDR-SDRAM1101的數(shù)據(jù)。
以上的實施方式，是使用脈沖生成電路(PGC)并利用時鐘脈沖的一個邊沿進行相位同步時的方式。
以下，參照附圖詳細說明使用脈沖生成分配電路(PGDC1)并利用時鐘脈沖的一個邊沿、僅在循環(huán)延遲塊112中生成1周期的整數(shù)倍延遲時的實施方式。
圖12是對應(yīng)于利用上述本發(fā)明的相位同步電路中的生成塊115和具有與生成塊115相同的結(jié)構(gòu)的生成塊116，僅在循環(huán)延遲部112中生成1周期的整數(shù)倍延遲并進行相位同步時的實施例的圖。
即，具有如圖12所示的將基準時鐘脈沖(ERCLK1)作為2個輸入中的1個輸入的選擇器102(SEL1)、將從選擇器102輸出的信號作為輸入的延遲列103(DL1)，上述延遲列103的輸出104，與上述選擇器102的2個輸入中的另1個輸入連接。進而，上述選擇器102，由選擇控制電路105(SELCON1)選擇將兩個輸入中的哪個輸入信號輸出。
進一步，本發(fā)明的同步電路，具有將基準時鐘脈沖2(ERCLK2)和來自構(gòu)成上述延遲列103(DL1)的延遲級的輸出組的至少1個作為輸入的相位比較器陣列106(PCA)，并將上述基準時鐘脈沖2和來自上述輸出組的輸入之間的相位的比較結(jié)果輸出到下述的生成塊115、116的內(nèi)部的輸出信號控制電路107(OS-CON)。
另外，本發(fā)明的同步電路，為使內(nèi)部時鐘脈沖ICLK同步以使其與外部時鐘脈沖ECLK保持一定的時間關(guān)系(與基準時鐘脈沖1和基準時鐘脈沖2的時間差相等的時間關(guān)系)，將外部時鐘脈沖輸入到脈沖生成分配電路(PGDC1)，將外部時鐘脈沖ECLK的一個邊沿變換為脈沖，而且將變換為脈沖后的信號分別按順序分配給2個生成塊115、116(ECLK1、ECLK2)，根據(jù)上述相位比較結(jié)果在各部件中將所分配的脈沖信號延遲，將各延遲信號(ICLK1、ICLK2)輸入到時鐘脈沖復原電路(CRC2)，在使時鐘脈沖復原后作為內(nèi)部時鐘脈沖ICLK輸出。
脈沖生成分配電路(PGDC1)內(nèi)部的脈沖生成電路，改變外部輸入時鐘脈沖(ECLK)的0和1的狀態(tài)的占空比。典型地在假定外部時鐘脈沖(ECLK)為占空比50％時的情況下，改變?yōu)楸仍撜伎毡刃〉恼伎毡?例如10％)。由此，與外部時鐘脈沖(ECLK)原來具有的1狀態(tài)的時間相比，可以改變?yōu)闀r間更短的1狀態(tài)。
按照這種方式，當信號在延遲循環(huán)部件112中循環(huán)時，可以生成遠比1周的時間短的脈沖，例如，在先行的信號的上升躍遷再次返回到相同的位置之前，可以使該位置的信號返回到上升躍遷前的電平(即0)?？梢苑乐拱l(fā)生如果沒有返回到上升躍遷前的電平將導致所有位置上的信號電平為1的信號在其后不能進行傳輸?shù)那闆r。
時鐘脈沖復原電路，在這種使占空比從原先的外部輸入波形的占空比(此處為50％)減小的情況下(此處為10％)，進行將其復原為原來的比率的動作。
以分配脈沖ECLK1和生成塊115為例進行具體的說明。
在生成塊115中具有將所輸入的脈沖(ECLK1)作為2個輸入中的1個輸入的選擇器108、將從選擇器108輸出的信號作為輸入的延遲列109(DL2)，上述延遲列109的輸出110，與上述選擇器108的2個輸入中的另1個輸入連接。進而，上述選擇器108，由選擇控制電路111(SELCON2)確定將兩個輸入中的哪個信號輸出。
進一步，輸出信號控制電路107(OS-CON)，接收來自相位比較器陣列106(PCA)的表示相位比較結(jié)果的信號113和來自延遲列103的預定位置的信號114作為它的輸入。
而且，輸出信號控制電路107，選擇從外部時鐘脈沖所分配的脈沖(ECLK1)通過延遲列109并從多個部位輸出的信號中的至少一個，輸出該所選擇出的信號。此外，上述延遲列103和延遲列109，由多個延遲級構(gòu)成，這時，確定延遲列中的延遲級數(shù)，使得信號通過選擇器102和延遲列103的時間比本同步電路中使用的2個基準時鐘脈沖的時間差短。
其次，詳細地說明上述結(jié)構(gòu)的動作如下。
即，通過使基準時鐘脈沖1(ECLK1)在由選擇器102和延遲列103構(gòu)成的循環(huán)延遲塊101中通過多次、進一步在選擇器102和延遲列103的內(nèi)部的延遲級中通過一定的級數(shù)，來生成將基準時鐘脈沖1(ECLK1)延遲了一定時間的信號。
接著，對于該延遲后的信號120和基準時鐘脈沖2(ERCLK2)，由位于相位比較器陣列PCA的內(nèi)部的多個相位比較器一起比較其時間的前后關(guān)系，當滿足一定的條件時，各相位比較器判斷為是相同相位，生成變?yōu)樵撓嗤辔粫r的關(guān)于循環(huán)延遲塊101的信號通過循環(huán)數(shù)和從延遲列103輸出的位置(級數(shù))的信息(以下，稱為目標循環(huán)數(shù)和目標級數(shù))。
由此，可以使在循環(huán)延遲塊101中通過多次(即目標循環(huán)數(shù))、并進一步通過選擇器102和延遲列內(nèi)部的一定的延遲級數(shù)(即目標級數(shù))時的總計延遲時間與2個基準時鐘脈沖之間的時間差相等。然后，將按照這種方式確定的循環(huán)延遲塊101的目標循環(huán)數(shù)和目標級數(shù)，傳送到生成塊115和生成塊116各自的輸出信號控制電路107(OS-CON)。
當說明生成塊115的例時，輸出信號控制電路107，當來自從外部時鐘脈沖ECLK分配的脈沖(ECLK1)的信號在循環(huán)延遲塊112中循環(huán)了目標循環(huán)數(shù)之后、在延遲列109中通過了目標級數(shù)時，進行控制以便將從該延遲列109的輸出作為用于生成內(nèi)部時鐘脈沖ICLK的延遲信號(ICLK1)輸出。在時鐘脈沖復原電路(CRC2)中，接收來自生成塊115和116的輸出，將內(nèi)部時鐘脈沖ICLK復原并輸出。
在相位比較器陣列106的內(nèi)部，存在著多個相位比較器，各個相位比較器，比較來自位于延遲列103的內(nèi)部的多個延遲級的每一個的輸出和基準時鐘脈沖2的信號躍遷時刻。
然后，將在兩者最接近的時刻躍遷的來自延遲列103的輸出級數(shù)確定為目標級數(shù)。同時，輸出信號控制電路107，對到此時為止的循環(huán)延遲塊101的信號通過次數(shù)進行計數(shù)，將其作為目標循環(huán)數(shù)存儲或輸出。
圖13示出本發(fā)明的另一種相位同步電路的基本結(jié)構(gòu)。即，其中，代替圖12中的相位比較器陣列106(PCA)，具有一個相位比較器501(PC)。
而且，具有用于從來自循環(huán)延遲塊101的多個延遲輸出選擇1個的選擇器1301(SEL4)。選擇器1301從上述多個延遲輸出中選擇哪個輸出，由控制電路503(RS-CON)所控制。
相位比較器501，相對于基準時鐘脈沖2，輸出指示從上述多個延遲輸出中選擇出的信號的相位是超前、還是滯后的信號(若超前則為DN信號，若滯后則為UP信號)、和相位一致的信號(LOCK信號)。
由于相位比較器只有1個，因此目標循環(huán)數(shù)和目標級數(shù)的值逐次地操作。當由相位比較器檢測出相位一致時，將利用來自延遲列103的預定位置的信號504計測出到此時為止基準時鐘脈沖1在循環(huán)延遲塊101中循環(huán)了多少次的結(jié)果即目標循環(huán)數(shù)，和相位一致時的目標級數(shù)通知給輸出信號控制電路107。
但是，這種操作，在完成同步前需要基準時鐘脈沖1的很多周期，因此其時間變長，存在與現(xiàn)有技術(shù)同樣的問題。因此，在本發(fā)明中，控制電路503在其內(nèi)部具有不是使目標級數(shù)的控制一級一級地增減而是可變地增減的可變級數(shù)控制電路505。該可變級數(shù)控制電路505已在上述實施例中示出。
圖14(a)示出圖15和圖16所示的脈沖生成分配電路(PGDC1)內(nèi)部的信號分配電路的實施例。
輸入信號1401，與CMOS反相器1402及AND元件1405、1406的一個輸入連接。由CMOS反相器1402反轉(zhuǎn)后的輸入信號，輸入到觸發(fā)器1403的時鐘脈沖輸入端。
觸發(fā)器，當時鐘脈沖輸入的值從0躍遷為1時，將輸出值更新。當輸入信號1401從1躍遷為0時，CMOS反相器1402的輸出、即觸發(fā)器1403的時鐘脈沖輸入，從0躍遷為1。
這時，觸發(fā)器1403的輸出值被更新。觸發(fā)器1403的輸出，與CMOS反相器1404的輸入和AND元件1406的另一個輸入連接。
CMOS反相器1404的輸出，與觸發(fā)器1403的數(shù)據(jù)輸入及AND元件1405的另一個輸入連接。當輸入1407的值從1躍遷為0時，觸發(fā)器1403的輸出值復位而變?yōu)?。這時，由于在反相器1404的輸入端輸入0，輸出值變?yōu)?，因而在觸發(fā)器1403的數(shù)據(jù)輸入端輸入1。
因此，每當輸入1401的值從1躍遷為0時，觸發(fā)器1403的輸出值按0、1、0、1的順序躍遷，并使AND元件1405、1406為可以與其對應(yīng)地將輸入1401輸出的狀態(tài)。
其次，本電路的動作如下所述。即，輸入1407最初為1，當經(jīng)過一定時間躍遷為0時，觸發(fā)器1403的輸出值復位為0。由此，CMOS反相器1404的輸出值變?yōu)?，因而在觸發(fā)器1403的數(shù)據(jù)輸入及AND元件1405的一個輸入端輸入值1。
另外，由于在AND元件1406的一個輸入端輸入0，因此使與AND元件1406的另一個輸入端連接的輸入1401為不能輸出的狀態(tài)。而在AND元件1405的一個輸入端輸入1，使與另一端連接的輸入1401為能夠輸出的狀態(tài)。即，輸入1401只從所連接的2個AND元件中的AND元件1405通過來進行輸出。
接著，當輸入1401的值從1躍遷為0時，將輸入到觸發(fā)器1403的數(shù)據(jù)輸入端的值1輸出，將其輸入到CMOS反相器1404的輸入端和AND元件1406的一個輸入端。
因此，AND元件1406變?yōu)槟軌驅(qū)⑤斎?401輸出的狀態(tài)。而且，CMOS反相器1404的輸出值為0，該值被輸入到觸發(fā)器1403的數(shù)據(jù)輸入端和AND元件1405的一個輸入端。即，輸入1401只從所連接的2個AND元件中的AND元件1406通過來進行輸出。
然后，當輸入1401的值從1躍遷為0時，將輸入到觸發(fā)器1403的數(shù)據(jù)輸入端的值0輸出，將其輸入到CMOS反相器1404的一個輸入端和AND元件1406的一個輸入端。
因此，CMOS反相器1404的輸出變?yōu)?，AND元件1405變?yōu)槟軌驅(qū)⑤斎?401輸出的狀態(tài)。即，輸入1401只從所連接的2個AND元件中的AND元件1405通過來進行輸出。這樣，依照輸入1401，反復進行該一連串的動作，將輸入1401依次分配到2個輸出。
圖14(b)示出時鐘脈沖復原電路(CRC2)的實施例。
即，首先，由OR(“或”)元件1408接收2個輸入并當輸出的信號上升時以短的時間輸出信號，與此相反，當信號下降時以長的延遲時間輸出，由此可以延長脈沖寬度。
通過改變延遲量的設(shè)定，可以控制脈沖寬度。選擇器816，此處示出由CMOS復合門電路構(gòu)成的例，但只要具有作為選擇器的功能則可以是任何結(jié)構(gòu)。
這里，如將延遲級815選擇為比外部時鐘脈沖ECLK的占空比小的時間，則能夠減小電平為1的狀態(tài)的時間的比率，相反，如選擇為與外部時鐘脈沖ECLK的占空比相等程度的時間，則可以將窄脈沖寬度的輸入改變?yōu)閷捗}沖寬度。即，圖12和圖13中的時鐘脈沖復原電路(CRC2)，可以按這種方式來實現(xiàn)。
以下，參照附圖詳細說明利用時鐘脈沖的兩側(cè)邊沿只在循環(huán)延遲塊112中生成1周期的整數(shù)倍延遲時的實施方式。
圖15是對應(yīng)于利用上述本發(fā)明的相位同步電路中的生成塊115和具有相同結(jié)構(gòu)的生成塊116、生成塊117進行所有的相位范圍內(nèi)的相位同步時的實施例的圖。
即，具有如圖15所示的將基準時鐘脈沖(ERCLK1)作為2個輸入中的1個輸入的選擇器102(SEL1)、將從選擇器102輸出的信號作為輸入的延遲列103(DL1)，上述延遲列103的輸出104，與上述選擇器102的2個輸入中的另1個輸入連接。進而，上述選擇器102，由選擇控制電路105(SELCON1)選擇將兩個輸入中的哪個輸入信號輸出。
進一步，本發(fā)明的同步電路，具有將基準時鐘脈沖2(ERCLK2)和來自構(gòu)成上述延遲列103(DL1)的延遲級的輸出組的至少1個作為輸入的相位比較器陣列106(PCA)，并將上述基準時鐘脈沖2和來自上述輸出組的輸入之間的相位的比較結(jié)果輸出到下述的輸出信號控制電路107(OS-CON)。
進一步，本發(fā)明的同步電路，為使內(nèi)部時鐘脈沖ICLK同步以使其與外部時鐘脈沖ECLK保持一定的時間關(guān)系(與基準時鐘脈沖1和基準時鐘脈沖2的時間差相等的時間關(guān)系)，而將外部時鐘脈沖輸入到脈沖生成分配電路(PGDC2)，變換為脈沖，并將變換為脈沖后的信號分別按順序分配給3個生成塊115、116、117(ECLK1、ECLK2、ECLK3)，根據(jù)上述相位比較結(jié)果在各塊中將所將分配的脈沖信號延遲，并將各延遲信號(ICLK1、ICLK2、ICLK3)輸入到時鐘脈沖復原電路(CRC2)，在使時鐘脈沖復原后作為內(nèi)部時鐘脈沖ICLK輸出。脈沖生成分配電路(PGDC2)內(nèi)部的脈沖生成電路，使外部輸入時鐘脈沖(ECLK)的0、1狀態(tài)的占空比發(fā)生改變。
典型地在假定外部時鐘脈沖(ECLK)為占空比50％時的情況下，改變?yōu)楸仍撜伎毡刃〉恼伎毡?例如10％)。由此，與外部時鐘脈沖(ECLK)原來具有的1狀態(tài)的時間相比，能夠改變?yōu)闀r間更短的1狀態(tài)。
按照這種方式，當信號在延遲循環(huán)部件112中循環(huán)時，可以生成遠比1周的時間短的脈沖，例如，在先行的信號的上升躍遷再次返回到相同的位置之前，可以使該位置的信號返回到上升躍遷前的電平(即0)?？梢苑乐拱l(fā)生若沒有返回到上升躍遷前的電平將使所有位置上的信號電平為1的信號在其后無法進行傳輸?shù)那闆r。
而時鐘脈沖復原電路(CRC3)，進行復原具有與外部輸入時鐘脈沖(ECLK)的占空比相同的占空比的時鐘脈沖的動作。以分配脈沖ECLK1和生成塊115為例進行具體的說明。
在生成塊115中，具有將所輸入的脈沖(ECLK1)作為2個輸入中的1個輸入的選擇器108、將從選擇器108輸出的信號作為輸入的延遲列109(DL2)，上述延遲列109的輸出110，與上述選擇器108的2個輸入中的另1個輸入連接。進而，上述選擇器108，由選擇控制電路111(SELCON2)確定將兩個輸入中的哪個信號輸出。
進一步，輸出信號控制電路107(OS-CON)，作為輸入接收來自相位比較器陣列106(PCA)的表示相位比較結(jié)果的信號113和來自延遲列103的預定位置的信號114。
另外，輸出信號控制電路107，選擇從外部時鐘脈沖分配的脈沖(ECLK1)通過延遲列109并從多個部位輸出的信號中的至少一個，輸出該所選擇出的信號。
此外，上述延遲列103和延遲列109，由多個延遲級構(gòu)成，這時，將延遲列中的延遲級數(shù)確定為使信號通過選擇器102和延遲列103的時間比本同步電路中使用的2個基準時鐘脈沖的時間差短。
其次，詳細地說明上述結(jié)構(gòu)的動作如下。
即，使基準時鐘脈沖1(ECLK1)在由選擇器102和延遲列103構(gòu)成的循環(huán)延遲塊101中通過多次、進而在選擇器102和延遲列103的內(nèi)部的延遲級中通過一定的級數(shù)，由此生成將基準時鐘脈沖1(ECLK1)延遲了一定時間的信號。接著，對該延遲后的信號和基準時鐘脈沖2(ERCLK2)，由位于相位比較器陣列PCA的內(nèi)部的多個相位比較器一起比較其時間的前后關(guān)系，當各相位比較器在滿足一定的條件的情況下判斷為是相同相位時，生成變?yōu)樵撓嗤辔粫r的、關(guān)于循環(huán)延遲塊101的信號通過循環(huán)數(shù)和從延遲列103輸出的位置(級數(shù))的信息(以下，稱為“目標循環(huán)數(shù)”和“目標級數(shù)”)。
由此，可以使在循環(huán)延遲塊101中通過多次(即目標循環(huán)數(shù))、進而通過選擇器102和延遲列內(nèi)部的一定的延遲級數(shù)(即目標級數(shù))時的總計的延遲時間與2個基準時鐘脈沖之間的時間差相等。
然后，將按照這種方式確定的循環(huán)延遲塊101的目標循環(huán)數(shù)和目標級數(shù)，傳送到生成塊115、116、117的各自的輸出信號控制電路107(OS-CON)。說明生成塊115的例子，則輸出信號控制電路107，當來自從外部時鐘脈沖ECLK分配的脈沖(ECLK1)的信號在循環(huán)延遲塊112中循環(huán)了目標循環(huán)數(shù)之后、在延遲列109中通過了目標級數(shù)時，進行控制以便將從該延遲列109的輸出作為用于生成內(nèi)部時鐘脈沖ICLK的延遲信號(ICLK1)進行輸出。
在時鐘脈沖復原電路(CRC3)中，接收來自生成塊115、116、117的輸出，將內(nèi)部時鐘脈沖ICLK復原并輸出。在相位比較器陣列106的內(nèi)部，存在著多個相位比較器，各個相位比較器，比較來自位于延遲列103的內(nèi)部的多個延遲級的每一個的輸出和基準時鐘脈沖2的信號躍遷時刻。
然后，將在兩者最接近的時刻躍遷的延遲列103的輸出級數(shù)確定為目標級數(shù)。同時，輸出控制電路107，對到此時為止的循環(huán)延遲塊101的信號通過次數(shù)進行計數(shù)，將其作為目標循環(huán)數(shù)存儲或輸出。
圖16示出本發(fā)明的另一種相位同步電路的基本結(jié)構(gòu)。即，其中，代替圖15中的相位比較器陣列106(PCA)，具有一個相位比較器501(PC)。
具有用于從來自循環(huán)延遲塊101的多個延遲輸出選擇1個的選擇器1601(SEL5)。選擇器1601從上述多個延遲輸出中選擇哪個輸出，由控制電路503(RS-CON)所控制。
相位比較器501，相對于基準時鐘脈沖2，輸出指示從上述多個延遲輸出中選擇出的信號的相位是超前、還是滯后的信號(如超前則為DN信號，如滯后則為UP信號)、和相位一致的信號(LOCK信號)。
由于相位比較器只有1個，因此目標循環(huán)數(shù)和目標級數(shù)的值逐次地操作。當由相位比較器檢測出相位一致時，將利用來自延遲列103的預定位置的信號504計測的到此時為止基準時鐘脈沖1在循環(huán)延遲塊101中循環(huán)了多少次的結(jié)果即目標循環(huán)數(shù)和相位一致時的目標級數(shù)通知給輸出控制電路107。
但是，這種操作，在完成同步前需要基準時鐘脈沖1的很多的周期，因此其時間太長，存在與現(xiàn)有技術(shù)同樣的問題。因此，在本發(fā)明中，控制電路503在其內(nèi)部具有不是使目標級數(shù)的控制1個1個地增減而是可變地增減的可變級數(shù)控制電路505。該可變級數(shù)控制電路505已在上述實施例中示出。
圖17(a)示出圖15和圖16所示的脈沖生成分配電路(PGDC2)內(nèi)部的脈沖生成電路的實施例。輸入信號1701由延遲級1702(DL)延遲，由EXOR(“異或”)元件1704生成其輸出1703和輸入1701的EXOR邏輯并作為輸出1705。
其次，本電路的動作如下所述。
即，輸入1701最初為0時1703是0狀態(tài)，因此輸出為0。接著，當輸入1701躍遷為1時，EXOR邏輯的輸出1705因兩個輸入為0和1而變?yōu)?。但是，當經(jīng)過了延遲級的時間時1703躍遷為1，因此EXOR邏輯變?yōu)?，將其輸出。
即，可知輸出為1的時間變?yōu)檠舆t級的信號通過時間并生成脈沖。此外，上述延遲級當然可以是任何延遲元件。
圖17(b)示出由CMOS反相器構(gòu)成了延遲級的例。
圖17(c)示出圖15和圖16所示的時鐘脈沖復原電路(CRC3)的實施例。
由OR元件1717生成3個輸入脈沖信號1714、1715及1716的OR邏輯并作為輸出1718。該生成信號1718輸入到觸發(fā)器1719的時鐘脈沖輸入端，由該觸發(fā)器1719分頻后，生成輸出1720。其次，本電路的動作如下所述。即，輸入1721最初為1，當經(jīng)過一定時間躍遷為0時，觸發(fā)器1719的輸出、即輸出1720被復位為0。
另外，觸發(fā)器1719的輸出與CMOS反相器1722連接，其輸出為觸發(fā)器1719的數(shù)據(jù)輸入。即，當輸出1720復位為0時，由CMOS反相器1722對觸發(fā)器的數(shù)據(jù)輸入端輸入1。
輸入脈沖信號1714、1715及1716最初為0時，輸出1718為0，觸發(fā)器的輸出不變。有時，如該3個輸入脈沖信號1714、1715及1716的任一者躍遷為1，則OR邏輯的值從0躍遷為1，將其輸出。
這時，觸發(fā)器1719的輸出為0，當在數(shù)據(jù)輸入端輸入1時，輸出值1720從0躍遷為1，并保存該值。CMOS反相器1722，從1躍遷為0，對觸發(fā)器1719的數(shù)據(jù)輸入端輸入0。
接著，當OR邏輯的輸出1718為0狀態(tài)時，如該3個輸入脈沖信號1714、1715及1716的任一個躍遷為1，則OR邏輯的值從0躍遷為1，將其輸入到觸發(fā)器1719的數(shù)據(jù)輸入端，輸出1720的值，從1躍遷為0，保存該值。
即，當輸入到觸發(fā)器1719的時鐘脈沖輸入端的值從0躍遷為1時，觸發(fā)器1719的輸出1720的值從0躍遷為1、或從1躍遷為0。就是說，可知已將時鐘脈沖從輸入脈沖復原。
圖17(d)示出圖15和圖16所示的脈沖生成分配電路(PGDC2)內(nèi)部的信號分配電路的實施例。
輸入信號1722，與CMOS反相器1723和AND元件17127、1728、1729的一個輸入端連接。由CMOS反相器1723反轉(zhuǎn)后的輸入信號，輸入到觸發(fā)器1724和1725的時鐘脈沖輸入端。
觸發(fā)器，當時鐘脈沖輸入的值從0躍遷為1時，將輸出值更新。當輸入信號1722從1躍遷為0時，CMOS反相器1723的輸出、即觸發(fā)器1724和1725的時鐘脈沖輸入，從0躍遷為1。
這時，觸發(fā)器1724和1725的輸出值被更新。觸發(fā)器1724的輸出。與觸發(fā)器1725的數(shù)據(jù)輸入端、NOR元件1726的一個輸入端、及AND元件1728的另一個輸入端連接。
觸發(fā)器1725的輸出，與NOR元件1726的另一個輸入端和AND元件1729的另一個輸入端連接。NOR元件1726的輸出，與觸發(fā)器1724的數(shù)據(jù)輸入端、AND元件1727的另一個輸入端連接。
當從外部輸入的復位信號等的輸入1730的值從1躍遷為0時，觸發(fā)器1724和1725的輸出值變?yōu)?。這時，由于對NOR元件1726的2個輸入端輸入0，所以輸出值為1，并將1輸入到觸發(fā)器1724的數(shù)據(jù)輸入端。該值1，每當輸入1722的值從1躍遷為0時，按順序轉(zhuǎn)為觸發(fā)器1724的輸出、觸發(fā)器1725的輸出，與其對應(yīng)地使AND元件1727、1728、1729變?yōu)槟軌驅(qū)⑤斎?722輸出的狀態(tài)。
其次，本電路的動作如下所述。
即，輸入1730最初為1，當經(jīng)過一定時間躍遷為0時，觸發(fā)器1724和觸發(fā)器1725的輸出值復位為0。由此，NOR元件1726的輸出值變?yōu)?，因而在觸發(fā)器1724的數(shù)據(jù)輸入端和AND元件1727的一個輸入端輸入1的值。
另外，由于在AND元件1728和1729的一個輸入端輸入0，使與AND元件1728、1729的另一個輸入端所連接的輸入1722為不能輸出的狀態(tài)。而在AND元件1727的一個輸入端輸入1，使與另一端連接的輸入1722為能夠輸出的狀態(tài)。即，輸入1722只從所連接的3個AND元件中的AND元件1727通過來進行輸出。
接著，當輸入1722的值從1躍遷為0時，將輸入到觸發(fā)器1724的數(shù)據(jù)輸入端的值1輸出，并輸入到觸發(fā)器1725的數(shù)據(jù)輸入端、NOR元件1726的一個輸入端、以及AND元件1728的一個輸入端。
由于對其中一個觸發(fā)器1725的數(shù)據(jù)輸入端輸入了0，輸出值保持原來的0不變。由此，AND元件1728變?yōu)槟軌蛞詫⑤斎?722輸出的狀態(tài)。而且，NOR元件1726的輸出值變?yōu)?，該值輸入到觸發(fā)器1724的數(shù)據(jù)輸入端和AND元件1727的一個輸入端。
即，輸入1722只從所連接的3個AND元件中的AND元件1728通過來進行輸出。然后，當輸入1722的值從1躍遷為0時，將輸入到觸發(fā)器1724的數(shù)據(jù)輸入端的值0輸出，并輸入到觸發(fā)器1725的數(shù)據(jù)輸入端、NOR元件1726的一個輸入端、以及AND元件1728的一個輸入端。而由于對觸發(fā)器1725的數(shù)據(jù)輸入端輸入了1，所以在輸出端輸出值1，將該值輸入到NOR元件1726的另一個輸入端和AND元件1729的一個輸入端。
因此，AND元件1729變?yōu)槟軌驅(qū)⑤斎?722輸出的狀態(tài)。而且，NOR元件1726的輸出值保持原來的0不變。即，輸入1722只從所連接的3個AND元件中的AND元件1729通過來進行輸出。
接著，當輸入1722的值從1躍遷為0時，將輸入到觸發(fā)器1724的數(shù)據(jù)輸入端的值0輸出，并輸入到觸發(fā)器1725的數(shù)據(jù)輸入端、NOR元件1726的一個輸入端、以及AND元件1728的一個輸入端。
而由于對觸發(fā)器1725的數(shù)據(jù)輸入端也輸入了0，所以在輸出端輸出值0，并將該值輸入到NOR元件1726的另一個輸入端和AND元件1729的一個輸入端。
因此，NOR元件1726的輸出變?yōu)?，AND元件1727變?yōu)槟軌驅(qū)⑤斎?722輸出的狀態(tài)。即，輸入1722只從所連接的3個AND元件中的AND元件1727通過來進行輸出。這樣，根據(jù)輸入1722，反復進行該一連串的動作，將輸入1722按順序分配到3個輸出。
圖18是圖15中示出的相位同步電路的時序圖。假定基準時鐘脈沖1(ERCLK1)和基準時鐘脈沖2(ERCLK2)的時間差相差時鐘脈沖的1周期T的3/4。相位比較器陣列106(PCA)，按照基準時鐘脈沖2(ERCLK2)的時序向生成塊115、116及117輸出信號113，得到5級的結(jié)果，將其作為目標級數(shù)。直到此時(輸入了ERCLK2時)為止的循環(huán)數(shù)由信號114計數(shù)，將該循環(huán)數(shù)作為目標循環(huán)數(shù)。
此處，循環(huán)數(shù)為5周。各生成塊115、116及117內(nèi)部的輸出信號控制電路107(OS-CON)，根據(jù)信號113和信號114，傳送目標級數(shù)為5級、目標循環(huán)數(shù)為5周的結(jié)果。
當基于該結(jié)果使由脈沖生成分配電路(PGDC2)從外部時鐘脈沖ECLK生成的ECLK1、ECLK2及ECLK3的信號在各生成塊內(nèi)部的循環(huán)延遲塊112中循環(huán)了目標循環(huán)數(shù)的5周后、在第6周在延遲列109中通過了目標級數(shù)的5級時，由輸出信號控制電路107(OS-CON)接收從該延遲列109的輸出，并輸出ECLK1、ECLK2及ECLK3的延遲信號ICLK1、ICLK2及ICLK3。將該3個輸出ICLK1、ICLK2及ICLK3輸入到時鐘脈沖復原電路(CRC3)，時鐘脈沖被復原，最后作為與外部時鐘脈沖ECLK具有1周期T的3/4的時間差的內(nèi)部時鐘脈沖ICLK輸出。
圖19中示出圖15所示的相位同步電路的延遲列的配置例。圖19(a)示出構(gòu)成延遲列的單元配置，圖19(b)示出對各延遲列供給電源的電源線的配置。單元延遲列DL11相當于圖15的延遲列103、延遲列DL21～23相當于各生成塊115～117的延遲列109。延遲列DL由延遲元件DE構(gòu)成。在圖中以單元圖像表示。例如，延遲元件DE能夠由多個NAND電路的單元構(gòu)成。延遲列DL11，由多個延遲元件DE1延遲列DE1～DE6構(gòu)成，圖中雖未示出，但延遲元件的信號依次交接給后級的延遲元件。即，構(gòu)成為將延遲元件DE1的輸出輸入到延遲元件DE2、將延遲元件DE2的輸出輸入到延遲元件DE3，來生成延遲信號。這種結(jié)構(gòu)在延遲列DL21～23中也同樣。另外，與延遲列DL21～23鄰接地設(shè)有寄存電路R。寄存電路R，指示已同步的延遲級，從中取出已同步的延遲信號。此外，圖19是以與延遲列相關(guān)的部分的布局為中心示出的，在其周圍或延遲列DL11和延遲列DL21之間配置控制電路等。
另外，在圖19(b)中，用實線表示電源線VDD，用虛線表示電源線VSS。電源線按網(wǎng)格狀配置，沿X方向延伸的是第1層布線，沿Y方向延伸的是用于強化電源的第2層布線。
這樣，延遲列DL11、DL21～DL23最好配置成使各延遲元件DE在X方向上一致。這是由于各延遲元件的延遲量受延遲元件間的布線電容的影響的緣故。為使各延遲元件的延遲量相等，最好使連接延遲元件間的布線長度(電氣長度)相等。因此，配置成使各延遲元件的X方向的位置一致。進一步，在圖19的布局中，為強化對各延遲元件的電源，在延遲元件之間配置有第2層布線。由此，能夠?qū)⒀舆t列動作時的電源電壓下降的影響限制在最小限度。此外，圖19的例，示出在所有的延遲元件之間配置了第2層布線的例，但例如也可以按多個延遲元件的每一個配置。在這種情況下，當然能夠壓縮延遲元件間的配置，但即使是在這種情況下也必須將布線布局成使延遲元件間的布線長度相等，以使延遲元件的延遲量不變。
以上，根據(jù)實施方式具體地說明了由本發(fā)明人完成的發(fā)明，但本發(fā)明并不限定于上述實施方式，在不脫離其主旨的范圍內(nèi)當然可以進行各種變更。
本發(fā)明適用于在微處理器或信號處理器等各種半導體集成電路裝置、易失性/非易失性存儲器等各種存儲器或存儲卡等中使用的相位同步電路的低功耗化和小型化的技術(shù)。
權(quán)利要求
1.一種相位同步電路，其特征在于包括第1延遲列；第1選擇器，將第1基準時鐘脈沖和上述第1延遲列的輸出中的任一者有選擇地輸入到上述第1延遲列；多個相位比較器，進行上述第1延遲列中所包含的各延遲級與第2基準時鐘脈沖的相位比較；第2延遲列；第2選擇器，將外部時鐘脈沖和上述第2延遲列的輸出中的任一者有選擇地輸入到上述第2延遲列；以及輸出控制電路，將從上述第2延遲列的各延遲級輸出的輸出作為內(nèi)部時鐘脈沖有選擇地進行輸出，上述輸出控制電路，掌握使由上述第1延遲列產(chǎn)生的上述第1基準時鐘脈沖的延遲信號與上述第2基準時鐘脈沖同步所需的上述第1延遲列的循環(huán)數(shù)和延遲級數(shù)，將由上述第2延遲列產(chǎn)生的、根據(jù)上述所掌握的循環(huán)數(shù)和延遲級數(shù)的上述外部時鐘脈沖的延遲信號作為上述內(nèi)部時鐘脈沖輸出。
2.根據(jù)權(quán)利要求1所述的相位同步電路，其特征在于包括脈沖發(fā)生電路，改變上述第1基準時鐘脈沖的占空比，輸入到上述第2選擇器；時鐘脈沖復原電路，改變上述輸出控制電路的輸出的占空比，作為上述內(nèi)部時鐘脈沖輸出；以及延遲電路，將上述外部時鐘脈沖延遲預定時間，輸入到上述第1選擇器，由上述延遲電路產(chǎn)生的延遲時間，等于上述脈沖發(fā)生電路和上述時鐘脈沖復原電路的延遲時間。
3.根據(jù)權(quán)利要求1所述的相位同步電路，其特征在于上述第1延遲列和上述第2延遲列中所包含的各延遲級的延遲時間，以與上述相位同步電路容許的最高頻率對應(yīng)的精度設(shè)定。
4.根據(jù)權(quán)利要求1所述的相位同步電路，其特征在于上述第1基準時鐘脈沖和上述第2基準時鐘脈沖相同。
5.一種相位同步電路，其特征在于包括第1延遲列；第1選擇器，將第1基準時鐘脈沖和上述第1延遲列的輸出的任一者有選擇地輸入到上述第1延遲列；多個相位比較器，進行由上述第1延遲列產(chǎn)生的上述第1基準時鐘脈沖的延遲信號與上述第2基準時鐘脈沖的相位比較；延遲控制電路，控制輸入到上述相位比較器的延遲信號的延遲量；第2延遲列；第2選擇器，將外部時鐘脈沖和上述第2延遲列的輸出中的任一者有選擇地輸入到上述第2延遲列；以及輸出控制電路，將從上述第2延遲列的各延遲級輸出的輸出作為內(nèi)部時鐘脈沖有選擇地進行輸出，上述輸出控制電路，掌握使由上述第1延遲列產(chǎn)生的上述第1基準時鐘脈沖的延遲信號與上述第2基準時鐘脈沖同步所需的上述第1延遲列的循環(huán)數(shù)和延遲級數(shù)，將由上述第2延遲列產(chǎn)生的、根據(jù)上述已掌握的循環(huán)數(shù)和延遲級數(shù)的上述外部時鐘脈沖的延遲信號作為上述內(nèi)部時鐘脈沖輸出，上述延遲控制電路，可變地控制輸入到上述相位比較器的延遲信號的延遲量。
6.根據(jù)權(quán)利要求5所述的相位同步電路，其特征在于包括脈沖發(fā)生電路，改變上述第1基準時鐘脈沖的占空比，輸入到上述第2選擇器；時鐘脈沖復原電路，改變上述輸出控制電路的輸出的占空比，作為上述內(nèi)部時鐘脈沖輸出；以及延遲電路，將上述外部時鐘脈沖延遲預定時間，輸入到上述第1選擇器；由上述延遲電路產(chǎn)生的延遲時間，等于上述脈沖發(fā)生電路和上述時鐘脈沖復原電路的延遲時間。
7.根據(jù)權(quán)利要求5所述的相位同步電路，其特征在于上述第1延遲列和上述第2延遲列中所包含的各延遲級的延遲時間，以與上述相位同步電路容許的最高頻率對應(yīng)的精度設(shè)定。
8.根據(jù)權(quán)利要求5所述的相位同步電路，其特征在于上述第1基準時鐘脈沖和上述第2基準時鐘脈沖相同。
9.一種相位同步電路，其特征在于，包括第1選擇器、第2選擇器、第3選擇器、第1延遲列、第2延遲列、第3延遲列、第1選擇控制電路、第2選擇控制電路、第3選擇控制電路、分配電路、合成電路、相位比較器陣列、第1輸出控制電路、以及第2輸出控制電路，其中上述第1選擇器，在它的2個輸入端中的1個輸入端輸入第1基準時鐘脈沖，它的另一個輸入端與上述第1延遲列的輸出連接，上述第1選擇器輸出2個輸入端中的哪一者的信號，由上述第1選擇控制電路選擇；上述第1延遲列，它的輸入端與上述第1選擇器的輸出連接，它的輸出端與上述第1選擇器的2個輸入端中的一個輸入端連接；上述相位比較器陣列，接收第2基準時鐘脈沖和來自構(gòu)成上述第1延遲列的延遲級的輸出組，將這2個輸入之間的相位的比較結(jié)果輸出到上述輸出信號控制電路；上述分配電路，將外部時鐘脈沖分配并輸出到上述第2選擇器和上述第3選擇器；上述第2選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的一者，它的另一個輸入端與上述第2延遲列的輸出連接，上述第2選擇器輸出2個輸入端中的哪一者的信號，由上述第2選擇控制電路選擇；上述第2延遲列，它的輸入端與上述第2選擇器的輸出連接，它的輸出端與上述第2選擇器的2個輸入端中的一個輸入端連接；上述第1輸出信號控制電路，利用來自上述相位比較器陣列的比較結(jié)果，選擇上述第2延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第2選擇器和上述第2延遲列中循環(huán)了多次后將該所選擇的信號輸出；上述第3選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的另一個，它的另一個輸入端與上述第3延遲列的輸出連接，上述第3選擇器輸出2個輸入端中的哪一者的信號，由上述第3選擇控制電路選擇；上述第3延遲列，它的輸入與上述第3選擇器的輸出連接，它的輸出端與上述第3選擇器的2個輸入端中的一個輸入端連接；上述第2輸出信號控制電路，利用來自上述相位比較器陣列的比較結(jié)果，選擇上述第3延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第3選擇器和上述第3延遲列中循環(huán)了多次后將該所選擇的信號輸出；上述合成電路，將各個輸出合成并輸出。
10.根據(jù)權(quán)利要求9所述的相位同步電路，其特征在于上述第1基準時鐘脈沖、上述第2基準時鐘脈沖、以及外部時鐘脈沖都是相同的。
11.一種相位同步電路，其特征在于，包括第1選擇器、第2選擇器、第3選擇器第4選擇器、第1延遲列、第2延遲列、第3延遲列、第1選擇控制電路、第2選擇控制電路、第3選擇控制電路、第4選擇控制電路、分配電路、合成電路、相位比較器、級數(shù)控制電路、以及輸出控制電路，其中上述第1選擇器，在它的2個輸入端中的1個輸入端輸入第1基準時鐘脈沖，它的另一個輸入端與上述第1延遲列的輸出連接，上述第1選擇器輸出2個輸入端中的哪一者的信號，由上述第1選擇控制電路選擇；上述第1延遲列，它的輸入端與上述第1選擇器的輸出連接，它的輸出端與上述第1選擇器的2個輸入端中的一個輸入端連接；上述第4選擇器，依照來自上述級數(shù)控制電路的信號，選擇來自上述第1延遲列的多個輸出中的1個，將其輸出到上述相位比較器；上述相位比較器，接收第2基準時鐘脈沖和來自構(gòu)成上述第1延遲列的延遲級的輸出組，將這2個輸入之間的相位的比較結(jié)果輸出到上述輸出信號控制電路；上述級數(shù)控制電路，具有這樣的結(jié)構(gòu)，即當基于來自上述相位比較器的比較結(jié)果改變上述第4選擇器的多個輸出中的一個時，對選擇級數(shù)的位置進行控制，以使得可以改變某個周期中的選擇級數(shù)位置與接在其后的周期中的選擇位置的級數(shù)差的機構(gòu)；上述分配電路，將外部時鐘脈沖分配并輸出到上述第2選擇器和上述第3選擇器；上述第2選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的一者，它的另一個輸入端與上述第2延遲列的輸出連接，上述第2選擇器輸出2個輸入端中的哪一者的信號，由上述第2選擇控制電路選擇；上述第2延遲列，它的輸入端與上述第2選擇器的輸出連接，它的輸出端與上述第2選擇器的2個輸入端中的一個輸入端連接；上述輸出信號控制電路，利用來自上述相位比較器的比較結(jié)果，選擇上述第2延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第2選擇器和上述第2延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述第3選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的另一者，它的另一個輸入端與上述第3延遲列的輸出連接，上述第3選擇器輸出2個輸入端中的哪一者的信號，由上述第3選擇控制電路選擇；上述第3延遲列，它的輸入端與上述第3選擇器的輸出連接，它的輸出端與上述第3選擇器的2個輸入端中的一個輸入端連接；上述輸出信號控制電路，利用來自上述相位比較器的比較結(jié)果，選擇上述第3延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第3選擇器和上述第3延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述合成電路，將各個輸出合成并輸出。
12.根據(jù)權(quán)利要求11所述的相位同步電路，其特征在于上述第1基準時鐘脈沖、上述第2基準時鐘脈沖、以及外部時鐘脈沖都是相同的。
13.一種相位同步電路，其特征在于，包括第1選擇器、第2選擇器、第3選擇器、第4選擇器、第1延遲列、第2延遲列、第3延遲列、第4延遲列、第1選擇控制電路、第2選擇控制電路、第3選擇控制電路、第4選擇控制電路、分配電路、合成電路、相位比較器陣列、第1輸出控制電路、第2輸出控制電路、以及第3輸出控制電路，其中上述第1選擇器，在它的2個輸入端中的1個輸入端輸入第1基準時鐘脈沖，它的另一個輸入端與上述第1延遲列的輸出連接，上述第1選擇器輸出2個輸入端中的哪一者的信號，由上述第1選擇控制電路選擇；上述第1延遲列，它的輸入端與上述第1選擇器的輸出連接，它的輸出端與上述第1選擇器的2個輸入端中的一個輸入端連接；上述相位比較器陣列，接收第2基準時鐘脈沖和來自構(gòu)成上述第1延遲列的延遲級的輸出組，將這2個輸入之間的相位的比較結(jié)果輸出到上述輸出信號控制電路；上述分配電路，將外部時鐘脈沖分配并輸出到上述第2選擇器、上述第3選擇器及上述第4選擇器；上述第2選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的一個，它的另一個輸入端與上述第2延遲列的輸出連接，上述第2選擇器輸出2個輸入端中的哪一者的信號，由上述第2選擇控制電路選擇；上述第2延遲列，它的輸入端與上述第2選擇器的輸出連接，它的輸出端與上述第2選擇器的2個輸入端中的一個輸入端連接；上述第1輸出信號控制電路，利用來自上述相位比較器陣列的比較結(jié)果，選擇上述第2延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第2選擇器和上述第2延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述第3選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的一個，它的另一個輸入端與上述第3延遲列的輸出連接，上述第3選擇器輸出2個輸入端中的哪一者的信號，由上述第3選擇控制電路選擇；上述第3延遲列，它的輸入端與上述第3選擇器的輸出連接，它的輸出端與上述第3選擇器的2個輸入端中的一個輸入端連接；上述第2輸出信號控制電路，利用來自上述相位比較器陣列的比較結(jié)果，選擇上述第3延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第3選擇器和上述第3延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述第4選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的另一個，它的另一個輸入端與上述第4延遲列的輸出連接，上述第4選擇器輸出2個輸入端中的哪一者的信號，由上述第4選擇控制電路選擇；上述第4延遲列，它的輸入端與上述第4選擇器的輸出連接，它的輸出端與上述第4選擇器的2個輸入端中的一個輸入端連接；上述第3輸出信號控制電路，利用來自上述相位比較器陣列的比較結(jié)果，選擇上述第4延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第4選擇器和上述第4延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述合成電路，將各個輸出合成并輸出。
14.根據(jù)權(quán)利要求13所述的相位同步電路，其特征在于上述第1基準時鐘脈沖、上述第2基準時鐘脈沖、以及外部時鐘脈沖都是相同的。
15.一種相位同步電路，其特征在于包括第1選擇器、第2選擇器、第3選擇器、第4選擇器、第5選擇器、第1延遲列、第2延遲列、第3延遲列、第4延遲列、第1選擇控制電路、第2選擇控制電路、第3選擇控制電路、第4選擇控制電路、第5選擇控制電路、分配電路、合成電路、相位比較器、級數(shù)控制電路、以及輸出控制電路，其中上述第1選擇器，在它的2個輸入端中的1個輸入端輸入第1基準時鐘脈沖，它的另一個輸入端與上述第1延遲列的輸出連接，上述第1選擇器輸出2個輸入端中的哪一者的信號，由上述第1選擇控制電路選擇；上述第1延遲列，它的輸入端與上述第1選擇器的輸出連接，它的輸出端與上述第1選擇器的2個輸入端中的一個輸入端連接；上述第5選擇器，根據(jù)來自上述級數(shù)控制電路的信號，選擇上述第1延遲列的多個輸出中的1個并將其輸出到上述相位比較器；上述相位比較器，接收第2基準時鐘脈沖和來自構(gòu)成上述第1延遲列的延遲級的輸出組，將這2個輸入之間的相位的比較結(jié)果輸出到上述輸出信號控制電路；上述級數(shù)控制電路，具有這樣的機構(gòu)，即當根據(jù)來自上述相位比較器的比較結(jié)果改變上述第5選擇器的多個輸出中的一個時，對選擇級數(shù)的位置進行控制，以使得可以改變某個周期中的選擇級數(shù)位置與接在其后的周期中的選擇位置的級數(shù)差的機構(gòu)；上述分配電路，將外部時鐘脈沖分配并輸出到上述第2選擇器、上述第3選擇器及上述第4選擇器；上述第2選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的一個，它的另一個輸入端與上述第2延遲列的輸出連接，輸出2個輸入端中的哪一者的信號，由上述第2選擇控制電路選擇；上述第2延遲列，它的輸入端與上述第2選擇器的輸出連接，它的輸出端與上述第2選擇器的2個輸入端中的一個輸入端連接；上述輸出信號控制電路，利用來自上述相位比較器的比較結(jié)果，選擇上述第2延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第2選擇器和上述第2延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述第3選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的一個，它的另一個輸入端與上述第3延遲列的輸出連接，輸出2個輸入端中的哪一者的信號，由上述第3選擇控制電路選擇；上述第3延遲列，它的輸入端與上述第3選擇器的輸出連接，它的輸出端與上述第3選擇器的2個輸入端中的一個輸入端連接；上述輸出信號控制電路，利用來自上述相位比較器的比較結(jié)果，選擇上述第3延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第3選擇器和上述第3延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述第4選擇器，在它的2個輸入端的一個輸入端輸入所分配的外部時鐘脈沖的另一個，它的另一個輸入端與上述第4延遲列的輸出連接，上述第4選擇器輸出2個輸入端中的哪一者的信號，由上述第4選擇控制電路選擇；上述第4延遲列，它的輸入端與上述第4選擇器的輸出連接，它的輸出端與上述第4選擇器的2個輸入端中的一個輸入端連接；上述輸出信號控制電路，利用來自上述相位比較器的比較結(jié)果，選擇上述第4延遲列的輸出中的至少一個，在使所分配的外部時鐘脈沖在上述第4選擇器和上述第4延遲列中循環(huán)了多次后將該所選擇出的信號輸出；上述合成電路，將各個輸出合成并輸出。
16.根據(jù)權(quán)利要求15所述的相位同步電路，其特征在于上述第1基準時鐘脈沖、上述第2基準時鐘脈沖、以及外部時鐘脈沖都是相同的。
全文摘要
能夠使外部時鐘脈沖在由選擇器和短的延遲列構(gòu)成的延遲循環(huán)部件中循環(huán)，生成在低頻動作時進行同步所需的長延遲時間，來應(yīng)對寬頻率范圍。而且，并列地配置多個相位比較器，在一起比較相位、或逐次比較相位時都使延遲量可變，由此能夠在短時間內(nèi)完成相位同步。
文檔編號H03L7/081GK1977487SQ20058002130
公開日2007年6月6日 申請日期2005年7月15日 優(yōu)先權(quán)日2004年8月19日
發(fā)明者中谷浩晃, 佐佐木靖彥 申請人:株式會社瑞薩科技