相位比較電路和數(shù)據(jù)接收單元的制作方法
【專利摘要】本發(fā)明公開了一種相位比較電路和使用該相位比較電路的數(shù)據(jù)接收單元。所述相位比較電路包括：被設置用來接收數(shù)據(jù)信號和時鐘信號的第一觸發(fā)器；被設置用來接收所述第一觸發(fā)器的輸出信號和作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號的第二觸發(fā)器；被設置用來將延遲時間賦予所述數(shù)據(jù)信號的延遲電路，其中所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號的第一異或電路；和被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號的第二異或電路。根據(jù)本發(fā)明，實現(xiàn)了更高速度且更低耗電量的高速串行傳輸。
【專利說明】相位比較電路和數(shù)據(jù)接收單元
【技術領域】
[0001]本發(fā)明涉及用于時鐘和數(shù)據(jù)恢復電路的相位比較電路，以及使用該相位比較電路的數(shù)據(jù)接收單元。
【背景技術】
[0002]在近來的信息設備或數(shù)字設備的領域中，廣泛使用高速串行傳輸來高速度、低成本地傳輸大容量數(shù)字數(shù)據(jù)。用于高速串行傳輸?shù)慕邮掌魇褂脮r鐘和數(shù)據(jù)恢復電路(在下文中，縮寫為“CDR”)與預先編碼的、接收到的數(shù)據(jù)陣列同步地再生時鐘并且再生數(shù)據(jù)。CDR的一個組件包括相位比較電路。
[0003]日本待審查專利公開第2002-314387號公開了這樣的相位比較電路，該相位比較電路準確地輸出數(shù)據(jù)輸入信號DI與時鐘輸入信號Cl之間的相位差作為UP信號與DOWN信號之間的脈沖寬度的差。

【發(fā)明內(nèi)容】

[0004]近來，隨著高性能信息設備或高性能數(shù)字設備的廣泛使用，市場中對于高速串行傳輸?shù)母叩臄?shù)據(jù)速率和更低的耗電量的需求日益增加。這樣的需求可能導致CDR中包含的相位比較電路的不穩(wěn)定操作。
[0005]因此，期望提出一種相位比較電路和數(shù)據(jù)接收單元，它們通過使時鐘時序的余裕(margin)最大化,均能夠?qū)崿F(xiàn)更高速度和更低耗電量的高速串行傳輸。
[0006]根據(jù)本發(fā)明的實施例，提出了一種相位比較電路，其包括:第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號；第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；延遲電路，所述延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。
[0007]根據(jù)本發(fā)明的實施例，提出了另一種相位比較電路，其包括:第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號；第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；延遲電路，所述延遲電路的邏輯步驟數(shù)等于或大于所述第一觸發(fā)器的邏輯步驟數(shù)，并且所述延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號；第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。
[0008]根據(jù)本發(fā)明的實施例，提出了一種數(shù)據(jù)接收單元，其包括:時鐘和數(shù)據(jù)恢復電路，所述時鐘和數(shù)據(jù)恢復電路包含相位比較電路、振蕩器、分頻器、頻率相位比較電路、鎖定檢測器和多路復用器；串并轉(zhuǎn)換器；和解碼器。所述相位比較電路包括:第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號；第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；延遲電路，延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。所述振蕩器被設置用來輸出所述時鐘信號；所述分頻器被設置用來輸出反饋時鐘信號，所述反饋時鐘信號是以預定的劃分比劃分的所述時鐘信號；所述頻率相位比較電路被設置用來輸出與所述數(shù)據(jù)信號和所述反饋時鐘信號之間的頻率差和相位差相對應的信號；所述鎖定檢測器被設置用來輸出表示所述數(shù)據(jù)信號與所述反饋時鐘信號間的所述頻率差和所述相位差的各者是否在預定的范圍之內(nèi)的判定信號；并且所述多路復用器被設置用來接收所述判定信號，且選擇來自所述相位比較電路的信號和來自所述頻率相位比較電路的信號中的一者。所述串并轉(zhuǎn)換器被設置用來利用所述時鐘信號對所述數(shù)據(jù)信號進行串并轉(zhuǎn)換。所述解碼器被設置用來對從所述串并轉(zhuǎn)換器輸出的調(diào)制數(shù)據(jù)進行解碼。
[0009]根據(jù)本發(fā)明的上述實施例，使時鐘時序的余裕本身最大化，從而能夠提供都實現(xiàn)了更高速和更低耗電量的高速串行傳輸?shù)南辔槐容^電路和數(shù)據(jù)接收單元。
[0010]根據(jù)下面的示例性實施例，其它的問題、構造和效果將變得明顯。應理解，前面的一般性說明和下面的詳細說明都是示例性的，且旨在對請求保護的技術提供進一步的說明。
【專利附圖】

【附圖說明】
[0011]這里所包括的附圖提供了對本發(fā)明的進一步理解，這些附圖被并入本說明書中且構成本說明書的一部分。附圖圖示了實施例，并且與本說明書一起用來解釋本發(fā)明的原理。
[0012]圖1是根據(jù)本發(fā)明的一個實施例的⑶R的方框圖。
[0013]圖2是相位比較電路的電路圖。
[0014]圖3是本發(fā)明的一個實施例的相位比較電路的各部分的時序圖。
[0015]圖4是根據(jù)本發(fā)明的第一實施例的相位比較電路的電路圖。
[0016]圖5A和圖5B分別圖示了第一 DFF202和第一延遲電路201、第二延遲電路204的第一示例性電路。
[0017]圖6A和圖6B分別圖示了第一 DFF202和第一延遲電路201、第二延遲電路204的第二示例性電路。
[0018]圖7圖示了第一 DFF202的第三示例性電路。
[0019]圖8圖示了第一延遲電路201和第二延遲電路204的各者的第三示例性電路。
[0020]圖9圖示了第一延遲電路201和第二延遲電路204的各者的第四示例性電路。
[0021]圖1OA和圖1OB分別是根據(jù)本發(fā)明的第二實施例的⑶R的方框圖和相位比較電路的電路圖。
[0022]圖11是延遲量控制部1003的電路圖。
[0023]圖12A和圖12B分別是延遲量控制部1003的各部分的時序圖。[0024]圖13是根據(jù)本發(fā)明的第三實施例的數(shù)據(jù)發(fā)送/接收系統(tǒng)的方框圖。
[0025]圖14是根據(jù)比較例的相位比較電路的電路圖。
[0026]圖15A至圖15C分別是根據(jù)比較例的相位比較電路的時序圖。
[0027]圖16A和圖16B分別是圖示了在根據(jù)比較例的第一 DFF 202中的數(shù)據(jù)信號與時鐘信號之間的關系的時序圖。
【具體實施方式】
[0028]在下文中，根據(jù)下面的構造示例對本發(fā)明的一些實施例進行說明。
[0029][⑶R的整體構造以及相位比較電路的構造和操作]圖1、圖2和圖3
[0030][第一實施例:包含具有與D觸發(fā)器的電路構造等同的電路構造的延遲電路的相位比較電路]圖4
[0031][第一DFF和延遲電路的變形]圖5A和圖5B、圖6A和圖6B以及圖7至圖9
[0032][第二實施例:相位比較電路以及包含可變延遲電路和延遲量控制部的⑶R]圖1OA和圖10B、圖11以及圖12A和圖12B
[0033][比較例]
[0034]在說明本發(fā)明的示例性實施例之前，在下文中給出了比較例并對其進行論述。
[0035]圖14是根據(jù)比較例的相位比較電路1401的電路圖。
[0036]延遲電路1402和第一 D觸發(fā)器(在下文中，將“D觸發(fā)器”縮寫為“DFF”)202的D端子接收數(shù)據(jù)信號DIN。
[0037]時鐘信號VCOCLK由第一 DFF 202的時鐘端子接收，且在邏輯翻轉(zhuǎn)后由第二 DFF203的時鐘端子接收。
[0038]第一異或門(在下文中，將“異或門”縮寫為“EX0R”)205接收從第一 DFF 202的Q端子輸出的信號Ql和從延遲電路1402輸出的延遲數(shù)據(jù)信號DIN_D。來自第一 EXOR 205的輸出信號是用于相位前進的信號UP。
[0039]第二 EXOR 206接收信號Ql和從第二 DFF 203的Q端子輸出的信號Q2。來自第二 EXOR 206的輸出信號是用于相位延遲的信號DN。將從第二 DFF 203的Q端子輸出的信號Q2作為再生數(shù)據(jù)信號RDATA，連同時鐘信號VCOCLK —起提供給后續(xù)的串并轉(zhuǎn)換器(deserializer) 1310 (見圖 13)。
[0040]圖14中所示的相位比較電路1401檢測數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差，并且輸出該相位差作為信號UP的脈沖寬度與信號DN的脈沖寬度之間的時間滯差。信號DN的脈沖寬度是時鐘信號VCOCLK的周期的一半，且信號UP的脈沖寬度響應于數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差而變化。例如，當在數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差為O時，信號UP和信號DN的各者是脈沖寬度為一半的時鐘周期的脈沖信號。如果時鐘信號VCOCLK的相位相對于數(shù)據(jù)信號DIN超前，那么信號UP的脈沖寬度短于一半的時鐘周期。相反，如果時鐘信號VCOCLK的相位相對于數(shù)據(jù)信號DIN延遲，那么信號UP的脈沖寬度長于一半的時鐘周期。
[0041]圖15A、圖15B和圖15C分別是相位比較電路1401的時序圖。
[0042]圖15A圖示了在數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差是O的相位關系的情況下的時序。[0043]延遲電路1402使數(shù)據(jù)信號DIN延遲tDL的延遲時間，且輸出這樣的延遲的數(shù)據(jù)信號DIN作為延遲數(shù)據(jù)信號DIN_D。
[0044]第一 DFF 202在時鐘信號VCOCLK的上升沿保持數(shù)據(jù)信號DIN，然后輸出該數(shù)據(jù)信號DIN作為信號Ql。此時，第一 DFF 202在從時鐘輸入的上升沿延遲信號延遲時間td之后輸出信號Ql。信號延遲時間td是由于第一 DFF202的MOSFET構造而必然產(chǎn)生的信號延遲時間。
[0045]圖15A表明:因為在數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差是0，所以信號Ql是相對于數(shù)據(jù)信號DIN延遲了時鐘信號VCOCLK的周期的一半與信號延遲時間td之和的信號。
[0046]第二DFF 203在時鐘信號VCOCLK的下降沿保持信號Ql，然后輸出這樣的保持的信號Ql作為Q2。此時，第二 DFF 203在從時鐘輸入的下降沿延遲之后輸出信號Q2。在第二DFF 203是由與第一 DFF 202相同的觸發(fā)器構成的情況下，從時鐘輸入的下降沿到信號Q2的輸出的延遲時間是信號延遲時間td，這與第一 DFF 202相同。
[0047]圖15A表明:信號Q2是相對于數(shù)據(jù)信號DIN延遲了與時鐘信號VCOCLK的一個周期和信號延遲時間td之和相對應的時間的信號。
[0048]在相位比較電路1401中，信號UP是來自第一 EXOR 205的輸出信號。同樣,信號DN是來自第二 EXOR 206的輸出信號。
[0049]信號UP是來自接收延遲數(shù)據(jù)信號DIN_D和信號Ql的第一 EX0R205的輸出，并且是當延遲數(shù)據(jù)信號DIN_D的值與信號Ql值的值不同時處于H電平的脈沖信號。
[0050]信號DN是來自接收信號Ql、信號Q2的第二 EX0R206的輸出，并且是當信號Ql的值與信號Q2的值不同時處于H電平的脈沖信號。
[0051]第一 EXOR 205和第二 EXOR 206也都由MOSFET構成的。因此，第一 EXOR 205和第二 EXOR 206分別具有延遲時間tel和延遲時間te2。
[0052]當數(shù)據(jù)信號DIN的數(shù)據(jù)周期是Tp時，能夠從圖15A中所示的操作示例中看出，信號DN的脈沖寬度是Tp/2。另一方面，在如圖15Α中所示的數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差為O的相位關系的情況下，由下面的方程式表示信號UP的脈沖寬度Tup。
[0053]Tup=Tp/2+ (td-tDL)
[0054]當信號UP具有與信號DN的脈沖寬度相等的脈沖寬度時，數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差為O的相位關系成立。因此，將延遲電路1402中的延遲時間tDL設定為與信號延遲時間td相等以使td-tDLl=0的關系成立。
[0055]圖15B圖示了在時鐘信號VCOCLK的相位相對于數(shù)據(jù)信號DIN的相位超前的相位關系的情況下的操作示例。
[0056]圖15B表明，因為時鐘信號VCOCLK相對于數(shù)據(jù)信號DIN在相位上超前，所以信號Ql是這樣的信號:其相對于數(shù)據(jù)信號DIN延遲了信號延遲時間td與比時鐘信號VCOCLK的周期的一半短的時間之和。換言之，與時鐘信號VCOCLK的相位超前相對應地，信號Ql的相位比圖15A中的信號Ql的相位超前。
[0057]另一方面，信號Q2是相對于數(shù)據(jù)信號DIN延遲了時鐘信號VCOCLK的一個周期與信號延遲時間td之和的信號。這是因為由第一 DFF 202和第二 DFF 203的串聯(lián)造成的時間差是恒量，即時鐘信號VCOCLK的周期的一半。[0058]因此，在這樣的情況下，雖然以與數(shù)據(jù)信號DIN和時鐘信號VCOCLK之間的相位差成比例地方式縮短了信號UP的脈沖寬度，但是信號DN的脈沖寬度是不變的，即被保持在Tp/2。
[0059]圖15C圖不了在時鐘信號VCOCLK的相位相對于數(shù)據(jù)信號DIN的相位延遲的相位關系的情況下的操作示例。
[0060]圖15C表明，因為時鐘信號VCOCLK相對于數(shù)據(jù)信號DIN在相位上延遲，所以信號Ql是這樣的信號:該信號相對于數(shù)據(jù)信號DIN延遲了信號延遲時間td與比時鐘信號VCOCLK的周期的一半長的時間之和。換言之，與時鐘信號VCOCLK的延遲相位相對應地，信號Ql的相位比圖15A中的信號Ql的相位延遲。
[0061]另一方面,與在圖15A和圖15B的上述情況下相同,信號Q2是這樣的信號:其相對于數(shù)據(jù)信號DIN延遲了與時鐘信號VCOCLK的一個周期與信號延遲時間td之和相對應的時間。
[0062]因此，在此情況下，盡管以與數(shù)據(jù)信號DIN和時鐘信號VCOCLK之間的相位差成比例的方式加長了信號UP的脈沖寬度，但是信號DN的脈沖寬度是不變的，即被保持在Tp/2。
[0063]這樣，相位比較電路1401檢測數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差，且輸出該相位差作為信號UP的脈沖寬度與信號DN的脈沖寬度之間的時間滯差。
[0064]圖16A和圖16B分別是圖示了在根據(jù)比較例的第一 DFF 202中的數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的關系的時序圖。
[0065]如在圖16A中所示，在使用根據(jù)比較例的相位比較電路1401的⑶R中，時鐘信號VCOCLK的上升沿被鎖定在數(shù)據(jù)信號DIN的電平的轉(zhuǎn)變期間的中間。如果不考慮第一 DFF202的建立時間(setup time)和保持時間，那么這樣的相位關系的鎖定使數(shù)據(jù)信號DIN和時鐘信號VCOCLK的各者的時序余裕最大化，并且因此對于CDR的特性而言最佳的。
[0066]然而，如果考慮第一 DFF 202的建立時間和保持時間，那么如圖16B中所示，在數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的O相位差處的鎖相環(huán)(PLL)的鎖定對于CDR的特性而言不一定是最優(yōu)的。
[0067]如果考慮第一 DFF 202的建立時間Ts和保持時間Th，且當時鐘信號VCOCLK的上升沿在由圖16B中的斜線表明的期間之內(nèi)時，那么第一DFF 202處于亞穩(wěn)態(tài)，包括構成第一DFF 202內(nèi)部的門電路的振蕩，以及電壓水平在高(High)與低(Low)之間波動。因此，來自第一 DFF 202的輸出信號的電壓變得不穩(wěn)定，因此使得當在時鐘信號VCOCLK的上升沿適當?shù)乇３謹?shù)據(jù)信號DIN時難以輸出信號Q1。
[0068]因此，為了盡可能地避免這樣的亞穩(wěn)態(tài)，基本上期望以如下相位關系鎖定PLL:如圖16B所示，移動時鐘信號VCOCLK的上升沿的位置以使得建立時間的余裕和保持時間的余裕都最大化。具體地，期望將PLL鎖定為處于這樣的狀態(tài):時鐘信號VCOCLK的上升沿的位置處于除了由圖16B中的斜線所示出的期間之外的期間的中間。
[0069]當如圖16B中所示，最佳地延遲(移動)時鐘信號VCOCLK的上升沿以使得建立時間的余裕和保持時間的余裕都最大化時，將這樣的最佳延遲(移動)時間定義為最佳移動時間Tsh0
[0070]近來，隨著高性能信息設備或高性能數(shù)字設備的廣泛使用，市場中對于高速串行傳輸?shù)母叩臄?shù)據(jù)速率和更低的耗電量的需求日益增加。這樣的需求可能導致CDR中包含的相位比較電路的不穩(wěn)定操作。
[0071]隨著因更高的數(shù)據(jù)速率和更低的耗電量而造成的時鐘時序的余裕的減小，這樣的亞穩(wěn)態(tài)問題更加顯著地出現(xiàn)并且也成為了更高速串行傳輸?shù)拇蟮闹萍s因素。
[0072][⑶R的整體構造以及相位比較電路的構造和操作]
[0073]首先，參照圖1、圖2和圖3說明本發(fā)明的第一實施例和第二實施例的共同的技術理念。
[0074]圖1是根據(jù)本發(fā)明的一個實施例的⑶R 101的框圖。
[0075]相位比較電路102、頻率相位比較電路103和鎖定檢測器104都接收數(shù)據(jù)信號DIN。
[0076]相位比較電路102將壓控振蕩器105的相位與數(shù)據(jù)信號DIN的時鐘模式的相位進行比較，且輸出與這樣的比較結果相對應的控制信號。
[0077]頻率相位比較電路103將從分頻器106輸出的反饋時鐘信號FBCLK的頻率和相位與為了提取數(shù)據(jù)信號DIN的數(shù)據(jù)速率而在要被傳輸?shù)臄?shù)據(jù)陣列之前接收的時鐘模式的頻率和相位進行比較，且輸出與這樣的比較結果相對應的控制信號。
[0078]鎖定檢測器104將反饋時鐘信號FBCLK的頻率和相位與數(shù)據(jù)信號DIN的時鐘模式的頻率和相位進行比較。鎖定檢測器104隨后判斷反饋時鐘信號FBCLK的頻率和相位與數(shù)據(jù)信號DIN的時鐘模式的頻率和相位是否分別接近到使包含相位比較電路102的環(huán)路能夠被鎖定的程度，即環(huán)路是否被鎖定。鎖定檢測器104將作為邏輯信號的鎖定判定信號SEL輸出至多路復用器107a和107b中的各者，該信號表明是否檢測到鎖定(完成頻率捕捉操作)。鎖定判定信號SEL在邏輯“真”的情況下表示鎖定。
[0079]多路復用器107a和107b均接收鎖定判定信號SEL，并隨即都將來自頻率相位比較電路103的輸出信號或來自相位比較電路102的輸出信號提供給電荷泵108。電荷泵108接收從頻率相位比較電路103或相位比較電路102中輸出的脈沖信號，并隨即輸出脈沖式電流信號。作為由電阻R109和電容Cl 10、Clll構成的低通濾波器的環(huán)路濾波器112對該電流信號進行積分，從而在去除不必要的高頻分量的同時將該電流信號轉(zhuǎn)換成電壓信號，然后壓控振蕩器105接收該電壓信號。壓控振蕩器105使具有與接收到的電壓信號相對應的頻率的信號振蕩。從壓控振蕩器105中輸出的時鐘信號VCOCLK被相位比較電路102和分頻器106中的各者接收。
[0080]分頻器106將時鐘信號VCOCLK分為1/N (N是自然數(shù))的頻率，并且輸出這樣分頻后的信號作為反饋時鐘信號FBCLK。反饋時鐘信號FBCLK被頻率相位比較電路103和鎖定檢測器104中的各者接收。
[0081]將從相位比較電路102中輸出的再生的數(shù)據(jù)信號RDATA和從壓控振蕩器105中輸出的時鐘信號VCOCLK提供給后續(xù)的串并轉(zhuǎn)換器1310。
[0082]圖2是相位比較電路102的電路圖。
[0083]數(shù)據(jù)信號DIN被每個第一 DFF 202的D端子和第一延遲電路201接收。
[0084]時鐘信號VCOCLK被第一 DFF 202的時鐘端子接收，并且在邏輯翻轉(zhuǎn)后也被第二DFF 203的時鐘端子接收。
[0085]來自第一延遲電路201的輸出信號被提供給第二延遲電路204。
[0086]作為來自第一 DFF 202的Q輸出信號的信號Ql和作為來自第二延遲電路204的輸出信號的延遲數(shù)據(jù)信號DIN_D被第一 EX0R205接收。來自第一 EX0R205的輸出信號是用于相位超前的信號UP。
[0087]信號Ql和作為來自第二 DFF 203的Q輸出信號的信號Q2由第二 EXOR 206接收。來自第二 EXOR 206的輸出信號是用于相位延遲的信號DN。從第二 DFF 203的Q端子中輸出的信號Q2作為再生數(shù)據(jù)信號RDATA與時鐘信號VCOCLK —起被提供給后續(xù)的串并轉(zhuǎn)換器1310。
[0088]圖1中所示的相位比較電路102與圖14中所示的相位比較電路102的不同之處在于:第二延遲電路204被級聯(lián)至第一延遲電路201。級聯(lián)的第一延遲電路201和第二延遲電路204使數(shù)據(jù)信號DIN延遲tDL12的延遲時間，并且由此輸出延遲數(shù)據(jù)信號DIN_D。
[0089]第一延遲電路201和第二延遲電路204均是與構成第一 DFF 202的最佳移動時間Tsh和信號延遲時間td的部分相同的電路。延遲時間tDL12滿足tDL12=Tsh+td的關系。
[0090]期望延遲時間tDL12等于或長于信號延遲時間td與建立時間Ts的和，并且等于或短于建立時間Ts與保持時間Th的和。
[0091]現(xiàn)在參照圖3中所示的典型操作說明作為在圖2中所示的本發(fā)明的示例實施例的相位比較電路102的操作。
[0092]圖3是作為本發(fā)明的示例性實施例的相位比較電路102的每個部分的時序圖。圖3圖示了在時鐘信號VCOCLK的上升沿的位置被移動了 Tsh的相位關系的情況下的每個信號的時序。
[0093]延遲數(shù)據(jù)信號DIN_D是通過使數(shù)據(jù)信號DIN延遲tDL12的延遲時間而產(chǎn)生的信號，這樣的延遲是由于第一延遲電路201和第二延遲電路204的級聯(lián)而產(chǎn)生的。
[0094]信號Ql是來自第一 DFF 202的輸出信號，第一 DFF 202在時鐘信號VCOCLK的上升沿保持數(shù)據(jù)信號DIN，然后輸出該數(shù)據(jù)信號DIN作為信號Ql。此時，第一 DFF 202在從時鐘輸入的上升沿延遲了信號延遲時間td之后輸出信號Ql。
[0095]信號Q2是來自第二 DFF 203的輸出信號，第二 DFF 203在時鐘信號VCOCLK的下降沿保持信號Q1，然后輸出該信號Ql作為信號Q2。此時，第二 DFF 203在從時鐘輸入的下降沿延遲之后輸出信號Q2。在第二 DFF 203由與第一 DFF 202相同的觸發(fā)器構成的情況下，從時鐘輸入的下降沿到輸出信號Q2的延遲時間是td。
[0096]信號UP是來自第一 EXOR 205的輸出信號，并且也是相位比較電路102的輸出信號。
[0097]信號DN是來自第二 EXOR 206的輸出信號，且也是相位比較電路102的輸出信號。
[0098]信號UP是來自接收延遲數(shù)據(jù)信號DIN_D、信號Ql的第一 EXOR 205的輸出，且是當延遲數(shù)據(jù)信號DIN_D和信號Ql具有不同值時處于H電平的脈沖信號。
[0099]信號DN是來自接收信號Ql、信號Q2的第二 EXOR 206的輸出，且是當信號Ql和信號Q2具有不同值時處于H電平的脈沖信號。
[0100]從圖3中所示的典型操作中能夠看出，信號DN的脈沖寬度恒為Tp/2。另一方面，在數(shù)據(jù)信號DIN與時鐘信號VCOCLK之間的相位差是如圖3中所示的相位關系的情況下，由下面的方程式表不信號UP的脈沖寬度Tup。
[0101]Tup=Tp/2+Tsh+ (td_tDL12)
[0102]以信號UP的脈沖寬度等于信號DN的脈沖寬度的相位關系鎖定構成CDR的PLL。因此，為了以如圖3所示的時鐘信號VCOCLK的上升沿的位置被移動了 Tsh的時間的相位關系鎖定PLL，延遲時間tDL12必須具有使Tsh+(td-tDL12)=0的關系得以成立的值。換言之，tDL12=Tsh+td必須成立。延遲時間tDL12是由第一延遲電路201和第二延遲電路204的級聯(lián)造成的延遲時間。因此，例如可以通過如下方式實現(xiàn)上述關系:將第一延遲電路201的延遲時間和第二延遲電路204的延遲時間中的一者設定為第一 DFF 202的最佳移動時間Tsh，并且將另一者設定為第一 DFF 202的延遲時間td。
[0103]這樣，如在圖3中所示，作為本發(fā)明的示例性實施例的相位比較電路102使得能夠以時鐘信號VCOCLK的上升沿的位置被移動了最佳移動時間Tsh的相位關系鎖定PLL。
[0104][第一實施例:包含具有與D觸發(fā)器的電路構造等同的電路構造的延遲電路的相位比較電路401]
[0105]圖4是根據(jù)本發(fā)明的第一實施例的相位比較電路401的電路圖。
[0106]第一 DFF 202 (是下降沿觸發(fā)D觸發(fā)器)是由作為主鎖存器的第一 D鎖存器402和作為從鎖存器的第二 D鎖存器403的組合構成的主/從型觸發(fā)器。
[0107]第一 D鎖存器402的輸出端子連接至第二 D鎖存器403的D端子。第一 D鎖存器402的E輸入接收翻轉(zhuǎn)后的時鐘信號VC0CLK，而第二 D鎖存器403的E輸入接收時鐘信號VCOCLK。
[0108]D觸發(fā)器的最佳移動時間(其通常對應于D觸發(fā)器的建立時間)是作為主鎖存器的第一 D鎖存器402保持數(shù)據(jù)輸入端子D的邏輯狀態(tài)所必需的時間。因此，最佳移動時間等于當E輸入為邏輯“真”以使得處于使能狀態(tài)時從D端子到Q端子的延遲時間。
[0109]D觸發(fā)器的信號延遲時間通常對應于從作為從鎖存器的第二 D鎖存器403的E輸入的上升沿到通過第二 D鎖存器403的Q端子輸出的延遲時間。信號延遲時間因此大致等于當E輸入為邏輯“假”以使得處于使能狀態(tài)時從D端子到Q端子的延遲時間。
[0110]因此，將第一 D鎖存器402的延遲時間設定為第一 DFF 202的最佳移動時間Tsh。此外，將第二 D鎖存器403的延遲時間設定為第二 DFF 203的輸出延遲時間td。為了實現(xiàn)這樣的設定，將第三D鎖存器404布置為第一延遲電路201且將第四D鎖存器405布置為第二延遲電路204。
[0111]第三D鎖存器404包括與第一 D鎖存器402相同的電路，且將第三D鎖存器404的E輸入固定在邏輯“假”以使得處于使能狀態(tài)(非鎖存狀態(tài))。第四D鎖存器405包括與第二 D鎖存器403相同的電路，且將第四D鎖存器405的E輸入固定在邏輯“真”以使得處于使能狀態(tài)。
[0112]這樣，將具有與構成第一 DFF 202的D鎖存器的構造相同構造的D鎖存器布置為第一延遲電路201和第二延遲電路204中的各者，且將D鎖存器的E輸入固定為合適的邏輯值，從而能夠?qū)崿F(xiàn)根據(jù)本發(fā)明的第一實施例的相位比較電路401。
[0113]將具有與構成第一 DFF 202的D鎖存器的構造相同構造的D鎖存器布置為第一延遲電路201和第二延遲電路204中的各者。換言之，構成第一 DFF 202的門電路的邏輯步驟數(shù)等于構成第一延遲電路201和第二延遲電路204中的各者的門電路的邏輯步驟數(shù)。注意，為了便于集成電路設計，構成第一延遲電路201和第二延遲電路204中的各者的門電路的邏輯步驟數(shù)可以大于第一 DFF202中的門電路的邏輯步驟數(shù)。
[0114][第一DFF和延遲電路的變形][0115]現(xiàn)在參照圖5A至圖9說明第一 DFF和延遲電路的變形。
[0116][第一不例性電路]
[0117]圖5A和圖5B分別圖示了第一 DFF 202和第一延遲電路、第二延遲電路的第一示例性電路。
[0118]圖5A是第一 DFF 501的電路圖。
[0119]第一 DFF 501的D端子連接至第一傳輸門502。第一傳輸門502也被稱作MOS開關。第一傳輸門502在其時鐘端子的狀態(tài)為邏輯“假”時導通。在圖5A和圖5B中，“CKP”表示沒有邏輯翻轉(zhuǎn)的時鐘端子，而“CKN”表示邏輯翻轉(zhuǎn)的時鐘端子。這也同樣適用于后面說明的圖6A、圖6B和圖7。
[0120]第一傳輸門502連接至第一非門503。
[0121]第一非門503連接至第二非門504和第二傳輸門505。第二傳輸門505在其時鐘端子為邏輯“真”時導通。
[0122]第二傳輸門505連接到第三非門506和第五非門507。第五非門507的輸出端子起到第一 DFF 501的Q輸出端子的作用。
[0123]第二非門504連接至第三傳輸門508。第三傳輸門508在其時鐘端子為邏輯“真”時導通。
[0124]第三傳輸門508連接至第一傳輸門502和第一非門503。
[0125]第三非門506連接至第四非門509。
[0126]第四非門509連接至第四傳輸門510。第四傳輸門510在其時鐘端子為邏輯“假”時導通。
[0127]第四傳輸門510連接至第二傳輸門505、第三非門506和第五非門507。
[0128]圖5B圖示了第一延遲電路511和第二延遲電路521的各者的電路圖。除了第一傳輸門502和第二傳輸門505均是恒定導通的,而第三傳輸門508和第四傳輸門510均是恒定斷開的之外，圖5B的電路與圖5A中所不的第一 DFF 501的電路相同。具體地，第一傳輸門502和第二傳輸門505均被設定為恒定導通狀態(tài),并且第三傳輸門508和第四傳輸門510均被設定為恒定斷開狀態(tài)，使得構成D觸發(fā)器的主鎖存器和從鎖存器均處于使能狀態(tài)。
[0129]仍然設置有第二非門504、第三非門506、第四非門509、第三傳輸門508和第四傳輸門510，盡管這些門電路本質(zhì)上都不起邏輯電路的作用。這樣做的一個目的是將第一延遲電路511和第二延遲電路521中的各者的電學特性調(diào)整為等同于第一 DFF 501的電路的電學特性。通過這樣的電學特性的調(diào)整，即使是在不調(diào)節(jié)的情況下，仍有望將第一延遲電路和第二延遲電路各自的延遲時間調(diào)整為等同于第一 DFF 501的最佳移動時間Tsh和輸出延遲時間td而不管制造差異和諸如電壓、溫度等操作環(huán)境如何。
[0130][第二示例性電路]
[0131]圖6A和圖6B分別圖示了第一 DFF和第一延遲電路、第二延遲電路的第二示例性電路。
[0132]圖6A是第一 DFF 601的電路圖。第一 DFF 601是由與非門構成的。
[0133]第一 DFF 601的D端子連接至第一與非門602的第一輸入端子。
[0134]第一與非門602的輸出端子連接至第二與非門603的第一輸入端子和第三與非門604的第一輸入端子。第一 DFF 601的邏輯翻轉(zhuǎn)的時鐘端子CKN連接至第一與非門602的第二輸入端子和第二與非門603的第二輸入端子。
[0135]第三與非門604的輸出端子連接至第四與非門605的第一輸入端子和第五與非門606的第一輸入端子。第四與非門605的第二輸入端子連接至第二與非門603的輸出端子。第三與非門604的第二輸入端子連接至第四與非門605的輸出端子。
[0136]第一與非門602、第二與非門603、第三與非門604和第四與非門605構成主鎖存器。
[0137]第五與非門606的輸出端子連接至第六與非門607的第一輸入端子和第七與非門608的第一輸入端子。第一 DFF 601的沒有邏輯翻轉(zhuǎn)的時鐘端子CKP連接至第五與非門606的第二輸入端子和第六與非門607的第二輸入端子。
[0138]第七與非門608的輸出端子連接至第八與非門609的第一輸入端子。第八與非門609的第二輸入端子連接至第六與非門607的輸出端子。第七與非門608的第二輸入端子連接至第八與非門609的輸出端子。
[0139]第八與非門609的輸出端子連接至非門610，非門610的輸出端子連接至第一DFF601的Q端子。
[0140]第五與非門606、第六與非門607、第七與非門608、第八與非門609和非門610構
成從鎖存器。
[0141]圖6B是第一延遲電路611、第二延遲電路621的電路圖。除了將代替時鐘信號的邏輯“真”(H)恒定地提供給用于第一與非門602和第二與非門603的信號供給的邏輯翻轉(zhuǎn)的時鐘端子CKN之外，圖6B的電路與圖6A的電路具有相同的構造。同樣，將代替時鐘信號的邏輯“真”(H)恒定地提供給到用于第五與非門606和第六與非門607的信號供給的沒有邏輯翻轉(zhuǎn)的時鐘端子CKP。換言之，將與時鐘信號相對應的邏輯恒定地設定為“真”，如此使得構成D觸發(fā)器的主鎖存器和從鎖存器均處于使能狀態(tài)。
[0142][第三示例性電路]
[0143]圖7和圖8分別圖示了第一 DFF和第一延遲電路、第二延遲電路的第三示例性電路。
[0144]圖7是第一 DFF 701的電路圖。
[0145]第一 P溝道MOSFET (在下文中，將“P溝道MOSFET”縮寫為“PM0SFET”，且將“N溝道MOSFET”縮寫為“NM0SFET”)702的源極連接至電源節(jié)點。第一 PM0SFET702的漏極連接至第二 PM0SFET703的源極。
[0146]第二 PM0SFET 703的漏極連接到第三NM0SFET 704的漏極。
[0147]第三NM0SFET 704的源極連接到第四NM0SFET 705的漏極。
[0148]第四NM0SFET 705的源極連接到接地節(jié)點。
[0149]第一 PM0SFET 702的柵極與第四NM0SFET 705的柵極彼此連接以形成D端子。
[0150]第二 PM0SFET 703的柵極起到邏輯翻轉(zhuǎn)的時鐘端子CKN的作用。
[0151]第三NM0SFET 704的柵極起到?jīng)]有邏輯翻轉(zhuǎn)的時鐘端子CKP的作用。
[0152]第一PM0SFET 702、第二 PM0SFET 703、第三 NM0SFET 704 和第四 NM0SFET 705 構成包含非門的傳輸門。第二 PM0SFET 703的漏極和第三NM0SFET 704的漏極形成傳輸門的輸出端子。
[0153]第二 PM0SFET 703和第三NM0SFET 704的漏極連接到第五PM0SFET 706的柵極和第六NMOSFET 707的柵極。
[0154]第五PM0SFET 706的源極連接至電源節(jié)點。第五PM0SFET 706的漏極連接至第六PM0SFET 707的源極。第六NMOSFET 707的源極連接至接地節(jié)點。
[0155]第五PM0SFET 706和第六NMOSFET 707構成非門。第五PM0SFET706的漏極和第六NMOSFET 707的漏極形成非門的輸出端子。
[0156]與第一PM0SFET 702、第二 PM0SFET 703、第三 NMOSFET 704 和第四 NMOSFET 705一樣地，第七PM0SFET 708、第八 PM0SFET 709、第九NMOSFET 710 和第十 NMOSFET 711 構成包含非門的傳輸門。
[0157]第七PM0SFET 708、第八 PM0SFET 709、第九 NMOSFET 710 和第十 NMOSFET 711 分別對應于第一 PM0SFET 702、第二 PM0SFET 703、第三 NMOSFET 704 和第四 NMOSFET 705。
[0158]第七PM0SFET 708和第十NMOSFET 711的柵極均連接至第五PM0SFET 706和第六NMOSFET 707 的漏極。
[0159]第八PM0SFET 709的柵極起到?jīng)]有邏輯翻轉(zhuǎn)的時鐘端子CKP的作用。
[0160]第九NMOSFET 710的柵極起到邏輯翻轉(zhuǎn)的時鐘端子CKN的作用。
[0161]第八PM0SFET 709和第九NMOSFET 710的漏極連接至第二 PM0SFET 703和第三NMOSFET 704 的漏極。
[0162]與第一 PM0SFET 702、第二 PM0SFET 703、第三 NMOSFET 704 和第四 NMOSFET 705同樣地，第十一 PM0SFET 712、第十二PM0SFET713、第十三NM0SFET 714 和第十四 NMOSFET715構成包含非門的傳輸門。
[0163]第^^一PM0SFET712、第十二 PM0SFET 713、第十三NMOSFET 714 和第十四 NMOSFET715 分別對應于第一 PM0SFET 702、第二 PM0SFET703、第三 NMOSFET 704 和第四 NMOSFET705。
[0164]第^^一 PM0SFET 712和第十四NMOSFET 715的柵極均連接至第二 PM0SFET 703和第三NMOSFET 704的漏極。
[0165]第十二 PM0SFET713的柵極起到邏輯翻轉(zhuǎn)的時鐘端子CKN的作用。
[0166]第十三NM0SFET714的柵極起到?jīng)]有邏輯翻轉(zhuǎn)的時鐘端子CKP的作用。
[0167]與第五PM0SFET 706和第六NMOSFET 707同樣地，第十五PM0SFET 716和第十六NMOSFET 717構成非門。第十五PM0SFET 716的漏極和第十六NMOSFET 717的漏極形成非門的輸出端子。
[0168]第十二 PM0SFET 713和第十三NMOSFET 714的漏極連接到第十五PM0SFET 716和第十六NMOSFET 717的柵極。
[0169]如同第一PM0SFET702、第二PM0SFET 703、第三NMOSFET 704和第四 NMOSFET 705那樣，第十七PM0SFET 718、第十八PM0SFET719、第十九NMOSFET 720和第二十NMOSFET 721構成包含非門的傳輸門。
[0170]第十七PM0SFET718、第十八 PM0SFET 719、第十九NMOSFET 720 和第二十 NMOSFET721 分別對應于第一 PM0SFET 702、第二 PM0SFET703、第三 NMOSFET 704 和第四 NMOSFET705。
[0171]第十七PM0SFET 718和第二十NMOSFET 721的柵極均連接至第十五PM0SFET 716和第十六NMOSFET 717的漏極。[0172]第十八PMOSFET 719的柵極起到?jīng)]有邏輯翻轉(zhuǎn)的時鐘端子CKP的作用。
[0173]第十九NMOSFET 720的柵極起到邏輯翻轉(zhuǎn)的時鐘端子CKN的作用。
[0174]第十八PMOSFET 719和第十九NMOSFET 720的漏極連接至第十二 PMOSFET 713和第十三NMOSFET 714的漏極。
[0175]第十二 PMOSFET 713的漏極和第十三NMOSFET 714的漏極形成第一 DFF701的Q端子。
[0176]圖8是第一延遲電路801和第二延遲電路811的電路圖。除了將邏輯“假”(L)恒定地供給至第二 PMOSFET 703的柵極、第九匪0SFET710的柵極、第十二 PMOSFET 713的柵極和第十九NMOSFET 720的柵極，并且將邏輯“真”(H)恒定地供給至第三NMOSFET 704的柵極、第八PMOSFET 709的柵極、第十三NMOSFET 714的柵極和第十八PMOSFET 719的柵極之外，圖8的電路具有與圖7的電路相同的構造。
[0177]具體地，如同在圖5B中所示的第一典型電路，第一 PM0SFET702、第二 PMOSFET703、第三NMOSFET 704和第四NMOSFET 705 (它們實質(zhì)上對應于圖5B中的第一傳輸門502)均被設定為恒定導通狀態(tài)。此外，第十一 PMOSFET 712、第十二 PMOSFET 713、第十三NMOSFET 714和第十四NMOSFET 715(它們實質(zhì)上對應于圖5B中的第二傳輸門505)均被設定為恒定導通狀態(tài)。此外,第七PMOSFET 708、第八PM0SFET709、第九NMOSFET 710和第十NMOSFET 711 (它們實質(zhì)上對應于圖5B中的第三傳輸門508)均被設定為恒定斷開狀態(tài)。此外，第十七 PMOSFET 718、第十八 PMOSFET 719、第十九 NMOSFET 720 和第二十 NMOSFET 721(它們實質(zhì)上對應于圖5B中的第四傳輸門510)均被設定為恒定斷開狀態(tài)。
[0178][第四示例性電路]
[0179]圖9圖示了第一延遲電路901和第二延遲電路911的各者的第四示例性電路。圖9的電路與圖8的電路的不同之處在于:第二PMOSFET 703和第三NMOSFET 704的漏極連接至第十二 PMOSFET 713和第十三NMOSFET 714的柵極，且將邏輯“假”恒定地供給至第十一PM0SFET712的柵極而將邏輯“真”恒定地供給至第十四NMOSFET 715的柵極。
[0180]圖9的電路中的第二延遲電路911被構造為使來自圖7中所示的第一 DFF 701的主鎖存器的輸出信號成為其從鎖存器的E輸入，且第十一 PMOSFET 712和第十四NMOSFET715均是恒定導通的。因此，將在第一DFF701中的從時鐘輸入的上升沿到信號Ql的輸出的延遲時間更加精確地實現(xiàn)為第二延遲電路911的延遲時間。
[0181][第二實施例:相位比較電路1002和含有可變延遲電路、延遲量控制部的CDR1001]
[0182]已經(jīng)使用在沒有調(diào)節(jié)的情況下實現(xiàn)期望的延遲時間的相位比較電路401對第一實施例進行說明。相反地，可變延遲電路可以用來適當?shù)乜刂蒲舆t量，從而可以實現(xiàn)使時鐘余裕能夠最大化的相位比較電路1002。
[0183]圖10A和圖10B分別是根據(jù)第二實施例的⑶R 1001的框圖和相位比較電路1002的電路圖。
[0184]圖10A是⑶R 1001的框圖。為了簡化圖示，省略了頻率相位比較電路103、分頻器106、鎖定檢測器 104以及多路復用器107a和107b。
[0185]相位比較電路1002和延遲量控制部1003接收數(shù)據(jù)信號DIN。延遲量控制部1003還接收從壓控振蕩器105中輸出的時鐘信號VC0CLK。延遲量控制部1003將延遲設定信息輸出至相位比較電路1002。
[0186]圖1OB是⑶R 1001中的相位比較電路1002的電路圖。相位比較電路1002具有這樣的構造:其中，可變延遲電路1004替代了圖2的相位比較電路102的第一延遲電路201和第二延遲電路204。
[0187] 可變延遲電路1004接收從延遲量控制部1003中輸出的延遲設定信息，并由此設定預定的延遲時間。延遲量控制部1003輸出延遲設定信息使得由可變延遲電路1004設定的可變延遲時間VTDL滿足關系VTDL=Tsh+td。
[0188]圖11是延遲量控制部1003的電路圖。
[0189]第三DFF 1101的D端子接收數(shù)據(jù)信號DIN。第三DFF 1101的Q輸出端子連接至第四DFF 1102的D端子。第四DFF 1102的Q輸出端子連接至第五DFF 1103的D端子。第五DFF 1103的Q輸出端子連接至第六DFF 1104的D端子。
[0190]第七DFF 1105的D端子也接收數(shù)據(jù)信號DIN。第七DFF 1105的Q輸出端子連接至第八DFF 1106的D端子。第八DFF 1106的Q輸出端子連接至第九DFF 1107的D端子。
[0191]第三DFF 1101、第四DFF 1102和第五DFF 1103的時鐘端子都接收信號^ VCOCLK(“V’表示邏輯非)，信號，VCOCLK是通過使時鐘信號VCOCLK的邏輯翻轉(zhuǎn)而產(chǎn)生的。
[0192]第六DFF 1104、第七DFF 1105、第八DFF 1106和第九DFF 1107的時鐘端子都接收沒有邏輯翻轉(zhuǎn)的時鐘信號VCOCLK。
[0193]第六DFF 1104和第九DFF 1107的Q輸出端子都連接至第三EXORl 108的輸入端子。
[0194]第三EXOR 1108的輸出端子連接至延遲控制電路1109。
[0195]第三DFF 1101、第四 DFF 1102、第五 DFF 1103、第六 DFF 1104、第七 DFF 1105、第八DFF 1106和第九DFF 1107中的任一者都具有與圖7的第一 DFF 701的構造相同的電路構造。
[0196]圖12A和圖12B分別是延遲量控制部1003的每個部分的時序圖。
[0197]第三DFF 1101、第四DFF 1102和第五DFF 1103的時鐘端子都接收通過使時鐘信號VCOCLK的邏輯翻轉(zhuǎn)而產(chǎn)生的信號I VC0CLK。換言之，在時鐘信號VCOCLK的下降沿存儲輸入信號。
[0198]首先，延遲控制電路1109將可變延遲電路1004的延遲時間設定為長于假設的最佳移動時間Tsh。待CDR1001處理的預定的數(shù)據(jù)信號被提供作為數(shù)據(jù)信號DIN。如果延遲時間長于第一 DFF 701和第三DFF 1101中各者的最佳移動時間Tsh，如在圖12B中所示，那么通過使時鐘信號VCOCLK的邏輯翻轉(zhuǎn)而產(chǎn)生的信號，VCOCLK的上升沿從最佳移動時間Tsh延遲，且因此第三DFF 1101輸出穩(wěn)定的輸出信號Q'。同樣，因為第四DFF 1102和第五DFF 1103也都輸出穩(wěn)定的輸出信號，所以來自第六DFF 1104的輸出信號QA的邏輯與來自第九DFF 1107的輸出信號QB的邏輯相一致。因此，來自第三EXOR 1108的輸出ERR被保持為邏輯“假”。
[0199]接著，延遲控制電路1109逐漸減少可變延遲電路1004的延遲時間。如果可變延遲電路1004的延遲時間短于第一DFF 701和第三DFF 1101中的各者的最佳移動時間Tsh，如圖12A中所示，那么通過使時鐘信號VCOCLK的邏輯翻轉(zhuǎn)而產(chǎn)生的信號n VCOCLK的上升沿處于最佳移動時間Tsh的范圍之內(nèi)，并且因此第三DFF 1101引發(fā)亞穩(wěn)態(tài)(圖12A中的每個陰影部分)，這導致了輸出信號V的輸出電壓不穩(wěn)定。因此，來自第四DFF 1102和第五DFF 1103的輸出都是不確定的(盡管輸出L電平和H電平中的一種電平，但是輸出哪一種電平是無法指定的)，并且因此來自第六DFF 1104的輸出信號QA的邏輯與來自第九DFF 1107的輸出信號QB的邏輯可能不一致。因此，在來自第三EXOR 1108的輸出ERR中可能出現(xiàn)邏
輯“真”。
[0200]延遲控制電路1109在信號ERR中出現(xiàn)邏輯“真”的設定下設定可變延遲電路1004的延遲時間。
[0201]設置有三個D觸發(fā)器，即，第三DFFl 101、第四DFFl 102和第五DFFl 103，它們均具有接收通過使時鐘信號VCOCLK的邏輯翻轉(zhuǎn)而產(chǎn)生的信號，VCOCLK的時鐘端子。這樣設置的一個原因是即使第三DFF1101是亞穩(wěn)定的也防止了將被第三EXOR 1108接收的信號QA的亞穩(wěn)態(tài)。這樣的亞穩(wěn)態(tài)導致電路的不穩(wěn)定狀態(tài)，而電路的不穩(wěn)定狀態(tài)可能導致第三EXOR1108和延遲控制電路1109中的各者的誤操作。因此，將被第三EXOR 1108接收的信號QA被固定為L電平和H電平中的一者，從而避免了第三EXOR 1108和延遲控制電路1109中的各者的誤操作。
[0202][第三實施例:數(shù)據(jù)發(fā)送/接收系統(tǒng)的整體構造]
[0203]圖13是根據(jù)本發(fā)明的第三實施例的數(shù)據(jù)發(fā)送/接收系統(tǒng)1301的方框圖。
[0204]數(shù)據(jù)發(fā)送單元1302包括數(shù)據(jù)發(fā)送部1303、編碼器1304、串化器(SerialiZer)1305和發(fā)送PLL 1306。
[0205]數(shù)據(jù)發(fā)送部1303生成發(fā)送數(shù)據(jù)，該發(fā)送數(shù)據(jù)隨后被提供至編碼器1304。編碼器1304以在一定數(shù)量的位之內(nèi)連續(xù)“O”或“I”的編碼方法對從數(shù)據(jù)發(fā)送部1303發(fā)送的數(shù)據(jù)進行編碼。編碼方法的示例可以包括8b/10b、64b/66b、EFM、(1,7)調(diào)制等。
[0206]從編碼器1304輸出的調(diào)制數(shù)據(jù)經(jīng)過串化器1305的并串轉(zhuǎn)換。此時，串化器1305使用從發(fā)送PLL1306輸出的發(fā)送時鐘以按照預定的位格式將時鐘和調(diào)制數(shù)據(jù)布置在時間序列上，且由此輸出包含時鐘的數(shù)據(jù)信號。
[0207]數(shù)據(jù)接收單元1307接收從數(shù)據(jù)發(fā)送單元1302輸出的數(shù)據(jù)信號。
[0208]數(shù)據(jù)接收單元1307包括放大器1308、CDR 1309、串并轉(zhuǎn)換器910、解碼器911和數(shù)據(jù)接收部912。
[0209]放大器1308將從串化器1305輸出的差分輸入數(shù)據(jù)信號放大成可由⑶R 1309接收的振幅水平。
[0210]⑶R 1309接收從放大器1308輸出的數(shù)據(jù)信號。能夠使用根據(jù)上述第一、第二和第三實施例的任何一種類型的⑶R作為⑶R 1309。
[0211]串并轉(zhuǎn)換器1310接收從⑶R1309輸出的再生的數(shù)據(jù)信號和再生的時鐘信號。串并轉(zhuǎn)換器1310對再生的數(shù)據(jù)信號進行串并轉(zhuǎn)換。
[0212]解碼器1311接收從串并轉(zhuǎn)換器1310輸出的調(diào)制數(shù)據(jù)。解碼器1311按照由編碼器1304進行的編碼方法對上述調(diào)制數(shù)據(jù)進行解碼(解調(diào))。數(shù)據(jù)接收部1312接收由解碼器1311解調(diào)的數(shù)據(jù)。
[0213]盡管在圖13中所示的數(shù)據(jù)發(fā)送/接收系統(tǒng)1301是差分連接(differentialconnection)的方式,但是數(shù)據(jù)發(fā)送/接收系統(tǒng)1301可以是單相連接的方式。在此情況下，放大器1308不是必需的。[0214]盡管數(shù)據(jù)發(fā)送單元1302是通過信號線被連接至數(shù)據(jù)接收單元1307的，但是可以設置諸如光盤等存儲介質(zhì)來代替信號線。在這樣的情況下，數(shù)據(jù)發(fā)送單元1302起到數(shù)據(jù)記錄單元的作用，且數(shù)據(jù)接收單元1307起到數(shù)據(jù)再生單元的作用。
[0215]使用根據(jù)第一和第二實施例的一個相位比較電路作為數(shù)據(jù)接收單元1307的⑶R1309中的相位比較電路，從而能夠?qū)崿F(xiàn)不會受到電源電壓變化的顯著影響的、即便在低電壓電源的條件下仍能夠穩(wěn)定地操作的數(shù)據(jù)接收單元1307。此外，⑶R 1309有助于減小數(shù)據(jù)發(fā)送/接收系統(tǒng)1301整體的成本，且有助于提高數(shù)據(jù)發(fā)送/接收系統(tǒng)1301的穩(wěn)定性。
[0216]在上述各個實施例中，已經(jīng)公開了相位比較電路。
[0217]為了使時鐘時序余裕最大化，設置了延遲電路以使得在相位比較電路中再生成數(shù)據(jù)信號的D觸發(fā)器準確地接收數(shù)據(jù)信號。
[0218]在第一實施例中，設置了具有與第一 DFF的構造相同構造的D鎖存器來添加等于最佳移動時間的延遲時間，且固定與E端子相對應的端子的邏輯以使得數(shù)據(jù)信號恒定地輸出至每個D鎖存器。這樣的電路構造使得能夠在沒有調(diào)節(jié)的情況下設定額外地設有最佳移動時間的延遲時間。
[0219]在第二實施例中，設置可變延遲電路1004和延遲量控制部1003來添加等于最佳移動時間的延遲時間。延遲量控制部1003包括均具有與第一 DFF的構造相同構造的DFF。另外，將通過翻轉(zhuǎn)時鐘信號VCOCLK的邏輯而產(chǎn)生的信號，VCOCLK提供給每個DFF以檢測數(shù)據(jù)信號的轉(zhuǎn)變時序，以此使EXOR檢測出亞穩(wěn)態(tài)的發(fā)生。這樣的電路構造使得能夠以簡單的調(diào)節(jié)步驟設定額外地設有最佳移動時間的延遲時間。
[0220]在第三實施例中，在數(shù)據(jù)接收單元1307的CDR 1309中使用根據(jù)第一和第二實施例的其中一個相位比較電路，從而能夠?qū)崿F(xiàn)不會受到電源電壓變化的顯著影響的、并且減小了耗電量的數(shù)據(jù)接收單元907。這也有助于降低數(shù)據(jù)發(fā)送/接收系統(tǒng)1301整體的成本，且有助于提高數(shù)據(jù)發(fā)送/接收系統(tǒng)1301的穩(wěn)定性。
[0221]盡管在上文中已經(jīng)說明了本發(fā)明的示例性實施例，但是本發(fā)明不限于此，且包括在沒有背離在隨附的權利要求中所述的本發(fā)明的主旨的范圍之內(nèi)的其它變形、改變和應用示例。
[0222]例如，雖然在上述示例性實施例中為了便于理解本發(fā)明而具體地說明了單元和系統(tǒng)的結構的細節(jié)，但是本發(fā)明未必限定于具有所有所述結構的那樣的實施例。此外，一個實施例的部分結構可以被另一個實施例的結構代替。此外，一個實施例的結構可以額外地設置有另一個實施例的結構。此外，每個實施例的部分結構可以額外地設置有另一個實施例的結構，省略另一個實施例的結構或被另一個實施例的結構所替代。
[0223]此外，示出的控制線和信息線是在說明中所必需的那些控制線和信息線，S卩，不一定示出了產(chǎn)品中的所有控制線和信息線。實際上，可以認為幾乎所有的構造都是彼此互相連接的。
[0224]此外，本技術包括在本文中所述的和被并入本文中的各種實施例的一些或全部的任意可能的組合。
[0225]從本發(fā)明的上述示例性實施例中可知，能夠?qū)崿F(xiàn)至少下面的構造。
[0226](I) 一種相位比較器，其包括:
[0227]第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號；[0228]第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；
[0229]延遲電路，所述延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；
[0230]第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和
[0231]第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。
[0232](2)根據(jù)(I)所述的相位比較電路，其中，所述延遲電路使所述數(shù)據(jù)信號產(chǎn)生延遲，所述延遲等于或長于所述信號延遲時間和所述第一觸發(fā)器的建立時間之和。
[0233](3)根據(jù)(I)所述的相位比較電路，
[0234]其中，所述第一觸發(fā)器包括
[0235]第一 D鎖存器,和
[0236]第二 D鎖存器，且
[0237]其中，所述延遲電路包括
[0238]第三D鎖存器，所述第三D鎖存器具有與所述第一 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第一 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和
[0239]第四D鎖存器，所述第四D鎖存器具有與所述第二 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第二 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。
[0240](4)根據(jù)(3)所述的相位比較電路，
[0241 ] 其中，所述第三D鎖存器包括
[0242]第一傳輸門，所述第一傳輸門被構造為恒定地保持在導通狀態(tài)，
[0243]第一非電路，所述第一非電路連接至所述第一傳輸門，
[0244]第二非電路，所述第二非電路連接至所述第一非電路，和
[0245]第三傳輸門，所述第三傳輸門連接至所述第二非門、所述第一傳輸門和所述第一非電路，且所述第三傳輸門被設置為恒定地保持在非導通狀態(tài)，且
[0246]其中，所述第四D鎖存器包括
[0247]第二傳輸門，所述第二傳輸門被設置為恒定地保持在導通狀態(tài)，
[0248]第三非電路，所述第三非電路連接至所述第二傳輸門，
[0249]第四非電路，所述第四非電路連接至所述第三非電路，
[0250]第四傳輸門，所述第四傳輸門連接至所述第四非電路、所述第二傳輸門和所述第三非電路，且所述第四傳輸門被構造為恒定地保持在非導通狀態(tài)，和
[0251]第五非電路，所述第五非電路連接至所述第四非電路、所述第二傳輸門和所述第
三非電路。
[0252](5)根據(jù)(3)所述的相位比較電路，
[0253]其中，所述第三D鎖存器包括:
[0254]第一與非電路，所述第一與非電路具有被設置用來接收所述數(shù)據(jù)信號的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子，[0255]第二與非電路，所述第二與非電路具有連接至所述第一與非電路的輸出端子的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子，
[0256]第三與非電路，所述第三與非電路具有連接至所述第一與非電路的輸出端子的第一輸入端子，和
[0257]第四與非電路，所述第四與非電路具有連接至所述第二與非電路的輸出端子的第一輸入端子、連接至所述第三與非電路的輸出端子的第二輸入端子和連接至所述第三與非電路的第二輸入端子的輸出端子，并且
[0258]其中，所述第四D鎖存器包括:
[0259]第五與非電路，所述第五與非電路具有連接至所述第三與非電路的輸出端子的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子，
[0260]第六與非電路，所述第六與非電路具有連接至所述第五與非電路的輸出端子的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子，
[0261]第七與非電路，所述第七與非電路具有連接至所述第五與非電路的所述輸出端子的第一輸入端子，
[0262]第八與非電路，所述第八與非電路具有連接至所述第六與非電路的輸出端子的第一輸入端子、連接至所述第七與非電路的輸出端子的第二輸入端子和連接至所述第七與非電路的第二輸入端子的輸出端子，和
[0263]非電路，所述非電路連接至所述第八與非電路的所述輸出端子。
[0264](6)根據(jù)(3)所述的相位比較電路，其中，所述第三D鎖存器包括
[0265]第一 P-溝道M0SFET，所述第一 P-溝道MOSFET具有連接至電源節(jié)點的源極，和被設置用來接收所述數(shù)據(jù)信號的柵極，
[0266]第二 P-溝道MOSFET，所述第二 -P溝道MOSFET具有連接至所述第一 P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯假的柵極，
[0267]第三N-溝道MOSFET，所述第三N-溝道MOSFET具有連接至所述第二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯真的柵極，
[0268]第四N-溝道M0SFET，所述第四N-溝道MOSFET具有連接至所述第三N-溝道MOSFET的源極的漏極、被設置用來接收所述數(shù)據(jù)信號的柵極和連接至接地節(jié)點的源極，
[0269]第五P-溝道M0SFET，所述第五P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第二 P-溝道MOSFET的漏極的柵極，
[0270]第六N-溝道MOSFET，所述第六N-溝道MOSFET具有連接至所述第五P-溝道MOSFET的漏極的漏極、連接至所述第二 P-溝道MOSFET的漏極的柵極和連接到所述接地節(jié)點的源極，
[0271]第七P-溝道M0SFET，所述第七P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第五P-溝道MOSFET的漏極的柵極，
[0272]第八P-溝道M0SFET，所述第八P-溝道MOSFET具有連接至所述第七P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯真的柵極，
[0273]第九N-溝道M0SFET，所述第九N-溝道MOSFET具有連接至所述第八P-溝道MOSFET的漏極和所述第二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯假的柵極，和[0274]第十N-溝道MOSFET，所述第十N-溝道MOSFET具有連接至所述第九N-溝道MOSFET的源極的漏極、連接至所述第五P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極。
[0275](7)根據(jù)(6)所述的相位比較電路，其中，所述第四D鎖存器具有與所述第三D鎖存器的電路構造等同的電路構造。
[0276]( 8 )根據(jù)(6 )所述的相位比較電路，其中，所述第四D鎖存器包括
[0277]第H^一 P-溝道MOSFET，所述第十一 P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和被設置用來恒定地保持為邏輯假的柵極，
[0278]第十二 P-溝道M0SFET，所述第十二 P-溝道MOSFET具有連接至所述第十一 P-溝道MOSFET的漏極的源極，和連接到所述第二 P-溝道MOSFET的漏極的柵極，
[0279]第十三N-溝道MOSFET，所述第十三N-溝道MOSFET具有連接至所述第十二 P-溝道MOSFET的漏極的漏極，和連接至所述第二 P-溝道MOSFET的漏極的柵極，
[0280]第十四N-溝道M0SFET，所述第十四N-溝道MOSFET具有連接至所述第十三N-溝道MOSFET的源 極的漏極、被設置用來恒定地保持為邏輯真的柵極和連接至所述接地節(jié)點的源極，
[0281]第十五P-溝道MOSFET，所述第十五P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第十二 P-溝道MOSFET的漏極的柵極，
[0282]第十六N-溝道MOSFET，所述第十六N-溝道MOSFET具有連接至所述第十五P-溝道MOSFET的漏極的漏極、連接至所述第十二 P-溝道MOSFET的漏極的柵極和連接到所述接地節(jié)點的源極，
[0283]第十七P-溝道MOSFET，所述第十七P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第十五P-溝道MOSFET的漏極的柵極，
[0284]第十八P-溝道M0SFET，所述第十八P-溝道MOSFET具有連接至所述第十七P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯真的柵極，
[0285]第十九N-溝道M0SFET，所述第十九N-溝道MOSFET具有連接至所述第十八P-溝道MOSFET的漏極和所述第十二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯假的柵極，和
[0286]第二十N-溝道M0SFET，所述第二十N-溝道MOSFET具有連接至所述第十九N-溝道MOSFET的源極的漏極、連接至所述第十五P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極。
[0287]( 9 )根據(jù)(2 )所述的相位比較電路，其中，所述延遲電路是被設置用來由延遲量控制部可變地控制延遲時間的可變延遲電路，所述延遲量控制部被設置用來設定所述延遲時間。
[0288](10)根據(jù)(9)所述的相位比較電路，其中，所述延遲量控制部包括:
[0289]第三觸發(fā)器，所述第三觸發(fā)器具有與所述第一觸發(fā)器的電路構造相同的電路構造，且具有被設置用來接收所述數(shù)據(jù)信號的D端子和被設置用來接收作為所述時鐘信號的所述邏輯翻轉(zhuǎn)的所述信號的時鐘端子，和
[0290]延遲控制電路，所述延遲控制電路被設置用來檢測出所述第三觸發(fā)器發(fā)生了建立時間或保持時間的時序沖突，并且可變地控制所述延遲時間。[0291 ] (11) 一種數(shù)據(jù)接收單元，其包括:
[0292]時鐘和數(shù)據(jù)恢復電路，所述時鐘和數(shù)據(jù)恢復電路包含相位比較電路、振蕩器、分頻器、頻率相位比較電路、鎖定檢測器和多路復用器；
[0293]串并轉(zhuǎn)換器；和
[0294]解碼器，
[0295]其中，所述相位比較電路包括
[0296]第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號；
[0297]第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；
[0298]延遲電路，延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；
[0299]第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和
[0300]第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號，
[0301]所述振蕩器被設置用來輸出所述時鐘信號，
[0302]所述分頻器被設置用來輸出反饋時鐘信號，所述反饋時鐘信號是以預定的劃分比劃分的所述時鐘信號，
[0303]所述頻率相位比較電路被設置用來輸出與所述數(shù)據(jù)信號和所述反饋時鐘信號之間的頻率差和相位差相對應的信號，
[0304]所述鎖定檢測器被設置用來輸出表示所述數(shù)據(jù)信號與所述反饋時鐘信號間的所述頻率差和所述相位差的各者是否在預定的范圍之內(nèi)的判定信號，且
[0305]所述多路復用器被設置用來接收所述判定信號，且選擇來自所述相位比較電路的信號和來自所述頻率相位比較電路的信號中的一者，
[0306]其中，所述串并轉(zhuǎn)換器被設置用來利用所述時鐘信號對所述數(shù)據(jù)信號進行串并轉(zhuǎn)換，且
[0307]其中，所述解碼器被設置用來對從所述串并轉(zhuǎn)換器輸出的調(diào)制數(shù)據(jù)進行解碼。
[0308]( 12 )根據(jù)(11)所述的數(shù)據(jù)接收單元，還包括:
[0309]電荷泵，所述電荷泵被設置用來接收所述多路復用器的輸出信號，和
[0310]環(huán)路濾波器，所述環(huán)路濾波器被設置用來平滑所述電荷泵的輸出信號且將經(jīng)過平滑的信號提供給所述振蕩器，
[0311]其中，所述振蕩器是壓控振蕩器。
[0312](13)根據(jù)(12)所述的數(shù)據(jù)接收單元，其中，所述延遲電路使所述數(shù)據(jù)信號產(chǎn)生延遲，所述延遲等于或長于所述信號延遲時間與所述第一觸發(fā)器的建立時間之和。
[0313]( 14)根據(jù)(12)所述的數(shù)據(jù)接收單元，
[0314]其中，所述第一觸發(fā)器包括
[0315]第一 D鎖存器,和
[0316]第二 D鎖存器，且
[0317]其中，所述延遲電路包括[0318]第三D鎖存器，所述第三D鎖存器具有與所述第一 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第一 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和
[0319]第四D鎖存器，所述第四D鎖存器具有與所述第二 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第二 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。
[0320](15)根據(jù)(12)所述的數(shù)據(jù)接收單元，還包括被設置用來設定所述延遲時間的延遲星控制部，
[0321]其中，所述延遲電路是被設置用來由所述延遲量控制部可變地控制延遲時間的可變延遲電路。
[0322](16) 一種相位比較電路，其包括:
[0323]第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號；
[0324]第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號；
[0325]延遲電路，所述延遲電路的邏輯步驟數(shù)等于或大于所述第一觸發(fā)器的邏輯步驟數(shù)，并且所述延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號；
[0326]第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和
[0327]第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。
[0328](17)根據(jù)(16)所述的相位比較電路，
[0329]其中，所述第一觸發(fā)器包括
[0330]第一 D鎖存器,和
[0331 ] 第二 D鎖存器，且其中，所述延遲電路包括
[0332]第三D鎖存器，所述第三D鎖存器具有與所述第一 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第一 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和
[0333]第四D鎖存器，所述第四D鎖存器具有與所述第二 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第二 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。
[0334]本領域技術人員應當理解，依據(jù)設計要求和其他因素，可以在本發(fā)明隨附的權利要求或其等同物的范圍內(nèi)進行各種修改、組合、次組合以及改變。
[0335]本申請主張享有于2013年I月21日提交的日本優(yōu)先權專利申請JP2013-8098的優(yōu)先權，并且將該日本優(yōu)先權申請的全部內(nèi)容以引用的方式并入本文。
【權利要求】
1.一種相位比較器，其包括: 第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號； 第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號； 延遲電路，所述延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和 第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。
2.根據(jù)權利要求1所述的相位比較電路，其中，所述延遲電路使所述數(shù)據(jù)信號產(chǎn)生延遲，所述延遲等于或長于所述信號延遲時間和所述第一觸發(fā)器的建立時間之和。
3.根據(jù)權利要求1或2所述的相位比較電路，所述延遲電路包括第一延遲電路和第二延遲電路，所述第二延遲電路被級聯(lián)至所述第一延遲電路。
4.根據(jù)權利要求1所述的相位比較電路， 其中，所述第一觸發(fā)器包括 第一 D鎖存器,和 第二D鎖存器，且 其中，所述延遲電路包括 第三D鎖存器，所述第三D鎖存器具有與所述第一 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第一 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和 第四D鎖存器，所述第四D鎖存器具有與所述第二D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第二 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。
5.根據(jù)權利要求4所述的相位比較電路， 其中，所述第三D鎖存器包括 第一傳輸門，所述第一傳輸門被構造為恒定地保持在導通狀態(tài)， 第一非電路，所述第一非電路連接至所述第一傳輸門， 第二非電路，所述第二非電路連接至所述第一非電路，和 第三傳輸門，所述第三傳輸門連接至所述第二非門、所述第一傳輸門和所述第一非電路，且所述第三傳輸門被設置為恒定地保持在非導通狀態(tài)，且其中，所述第四D鎖存器包括 第二傳輸門，所述第二傳輸門被設置為恒定地保持在導通狀態(tài)， 第三非電路，所述第三非電路連接至所述第二傳輸門， 第四非電路，所述第四非電路連接至所述第三非電路， 第四傳輸門，所述第四傳輸門連接至所述第四非電路、所述第二傳輸門和所述第三非電路，且所述第四傳輸門被構造為恒定地保持在非導通狀態(tài)，和 第五非電路，所述第五非電路連接至所述第四非電路、所述第二傳輸門和所述第三非電路。
6.根據(jù)權利要求4所述的相位比較電路，其中，所述第三D鎖存器包括: 第一與非電路，所述第一與非電路具有被設置用來接收所述數(shù)據(jù)信號的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子， 第二與非電路，所述第二與非電路具有連接至所述第一與非電路的輸出端子的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子， 第三與非電路，所述第三與非電路具有連接至所述第一與非電路的輸出端子的第一輸入端子，和 第四與非電路，所述第四與非電路具有連接至所述第二與非電路的輸出端子的第一輸入端子、連接至所述第三與非電路的輸出端子的第二輸入端子和連接至所述第三與非電路的第二輸入端子的輸出端子，并且其中，所述第四D鎖存器包括: 第五與非電路，所述第五與非電路具有連接至所述第三與非電路的輸出端子的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子， 第六與非電路，所述第六與非電路具有連接至所述第五與非電路的輸出端子的第一輸入端子，和被設置用來恒定地保持為邏輯真的第二輸入端子， 第七與非電路，所述第七與非電路具有連接至所述第五與非電路的所述輸出端子的第一輸入端子， 第八與非電路，所述第 八與非電路具有連接至所述第六與非電路的輸出端子的第一輸入端子、連接至所述第七與非電路的輸出端子的第二輸入端子和連接至所述第七與非電路的第二輸入端子的輸出端子，和 非電路，所述非電路連接至所述第八與非電路的所述輸出端子。
7.根據(jù)權利要求4所述的相位比較電路，其中，所述第三D鎖存器包括第一 P-溝道MOSFET，所述第一 P-溝道MOSFET具有連接至電源節(jié)點的源極，和被設置用來接收所述數(shù)據(jù)信號的柵極， 第二 P-溝道M0SFET，所述第二 -P溝道MOSFET具有連接至所述第一 P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯假的柵極， 第三N-溝道M0SFET，所述第三N-溝道MOSFET具有連接至所述第二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯真的柵極， 第四N-溝道MOSFET，所述第四N-溝道MOSFET具有連接至所述第三N-溝道MOSFET的源極的漏極、被設置用來接收所述數(shù)據(jù)信號的柵極和連接至接地節(jié)點的源極， 第五P-溝道M0SFET，所述第五P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第二 P-溝道MOSFET的漏極的柵極， 第六N-溝道M0SFET，所述第六N-溝道MOSFET具有連接至所述第五P-溝道MOSFET的漏極的漏極、連接至所述第二 P-溝道MOSFET的漏極的柵極和連接到所述接地節(jié)點的源極，第七P-溝道M0SFET，所述第七P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第五P-溝道MOSFET的漏極的柵極， 第八P-溝道M0SFET，所述第八P-溝道MOSFET具有連接至所述第七P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯真的柵極， 第九N-溝道M0SFET，所述第九N-溝道MOSFET具有連接至所述第八P-溝道MOSFET的漏極和所述第二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯假的柵極，和 第十N-溝道M0SFET，所述第十N-溝道MOSFET具有連接至所述第九N-溝道MOSFET的源極的漏極、連接至所述第五P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極。
8.根據(jù)權利要求7所述的相位比較電路，其中，所述第四D鎖存器具有與所述第三D鎖存器的電路構造等同的電路構造。
9.根據(jù)權利要求7所述的相位比較電路，其中，所述第四D鎖存器包括 第H^一 P-溝道M0SFET，所述第十一 P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第二 P-溝道MOSFET的漏極的柵極， 第十二 P-溝道M0SFET，所述第十二 P-溝道MOSFET具有連接至所述第十一 P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯假的柵極， 第十三N-溝道M0SFET，所述第十三N-溝道MOSFET具有連接至所述第十二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯真的柵極， 第十四N-溝道M0SFET，所述第十四N-溝道MOSFET具有連接至所述第十三N-溝道MOSFET的源極的漏極、連接至所述第二 P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極， 第十五P-溝道MOSFET，所述第十五P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第十二 P-溝道MOSFET的漏極的柵極， 第十六N-溝道M0SFET，所述第十六N-溝道MOSFET具有連接至所述第十五P-溝道MOSFET的漏極的漏極、連接至所述第十二 P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極， 第十七P-溝道MOSFET，所述第十七P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第十五P-溝道MOSFET的漏極的柵極， 第十八P-溝道M0SFET，所述第十八P-溝道MOSFET具有連接至所述第十七P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯真的柵極， 第十九N-溝道M0SFET，所述第十九N-溝道MOSFET具有連接至所述第十八P-溝道MOSFET的漏極和所述第十二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯假的柵極，和 第二十N-溝道M0SFET，所述第二十N-溝道MOSFET具有連接至所述第十九N-溝道MOSFET的源極的漏極、連接至所述第十五P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極。
10.根據(jù)權利要求7所述的相位比較電路，其中，所述第四D鎖存器包括 第H^一 P-溝道M0SFET，所述第十一 P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和被設置用來恒定地保持為邏輯假的柵極， 第十二 P-溝道M0SFET，所述第十二 P-溝道MOSFET具有連接至所述第十一 P-溝道MOSFET的漏極的源極，和 連接至所述第二 P-溝道MOSFET的漏極的柵極， 第十三N-溝道M0SFET，所述第十三N-溝道MOSFET具有連接至所述第十二 P-溝道MOSFET的漏極的漏極，和連接至所述第二 P-溝道MOSFET的漏極的柵極， 第十四N-溝道M0SFET，所述第十四N-溝道MOSFET具有連接至所述第十三N-溝道MOSFET的源極的漏極、被設置用來恒定地保持為邏輯真的柵極和連接至所述接地節(jié)點的源極， 第十五P-溝道MOSFET，所述第十五P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第十二 P-溝道MOSFET的漏極的柵極， 第十六N-溝道M0SFET，所述第十六N-溝道MOSFET具有連接至所述第十五P-溝道MOSFET的漏極的漏極、連接至所述第十二 P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極， 第十七P-溝道MOSFET，所述第十七P-溝道MOSFET具有連接至所述電源節(jié)點的源極，和連接至所述第十五P-溝道MOSFET的漏極的柵極， 第十八P-溝道M0SFET，所述第十八P-溝道MOSFET具有連接至所述第十七P-溝道MOSFET的漏極的源極，和被設置用來恒定地保持為邏輯真的柵極， 第十九N-溝道M0SFET，所述第十九N-溝道MOSFET具有連接至所述第十八P-溝道MOSFET的漏極和所述第十二 P-溝道MOSFET的漏極的漏極，和被設置用來恒定地保持為邏輯假的柵極，和 第二十N-溝道M0SFET，所述第二十N-溝道MOSFET具有連接至所述第十九N-溝道MOSFET的源極的漏極、連接至所述第十五P-溝道MOSFET的漏極的柵極和連接至所述接地節(jié)點的源極。
11.根據(jù)權利要求2所述的相位比較電路，其中，所述延遲電路是被設置用來由延遲量控制部可變地控制延遲時間的可變延遲電路，所述延遲量控制部被設置用來設定所述延遲時間。
12.根據(jù)權利要求11所述的相位比較電路，其中，所述延遲量控制部包括: 第三觸發(fā)器，所述第三觸發(fā)器具有與所述第一觸發(fā)器的電路構造相同的電路構造，且具有被設置用來接收所述數(shù)據(jù)信號的D端子和被設置用來接收作為所述時鐘信號的所述邏輯翻轉(zhuǎn)的所述信號的時鐘端子，和 延遲控制電路，所述延遲控制電路被設置用來檢測出所述第三觸發(fā)器發(fā)生了建立時間或保持時間的時序沖突，并且可變地控制所述延遲時間。
13.一種數(shù)據(jù)接收單元，其包括: 時鐘和數(shù)據(jù)恢復電路，所述時鐘和數(shù)據(jù)恢復電路包含相位比較電路、振蕩器、分頻器、頻率相位比較電路、 鎖定檢測器和多路復用器； 串并轉(zhuǎn)換器；和 解碼器， 其中，所述相位比較電路包括 第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號； 第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號； 延遲電路，延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號，所述延遲時間等于或長于從所述第一觸發(fā)器的時鐘端子到所述第一觸發(fā)器的Q輸出端子的信號延遲時間；第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號， 所述振蕩器被設置用來輸出所述時鐘信號， 所述分頻器被設置用來輸出反饋時鐘信號，所述反饋時鐘信號是以預定的劃分比劃分的所述時鐘信號， 所述頻率相位比較電路被設置用來輸出與所述數(shù)據(jù)信號和所述反饋時鐘信號之間的頻率差和相位差相對應的信號， 所述鎖定檢測器被設置用來輸出表示所述數(shù)據(jù)信號與所述反饋時鐘信號間的所述頻率差和所述相位差的各者是否在預定的范圍之內(nèi)的判定信號，且 所述多路復用器被設置用來接收所述判定信號，且選擇來自所述相位比較電路的信號和來自所述頻率相位比較電路的信號中的一者， 其中，所述串并轉(zhuǎn)換器被設置用來利用所述時鐘信號對所述數(shù)據(jù)信號進行串并轉(zhuǎn)換，且 其中，所述解碼器被設置用來對從所述串并轉(zhuǎn)換器輸出的調(diào)制數(shù)據(jù)進行解碼。
14.根據(jù)權利要求13所述的數(shù)據(jù)接收單元，還包括: 電荷泵，所述電荷泵被設置用來接收所述多路復用器的輸出信號，和環(huán)路濾波器，所述環(huán)路濾波器被設置用來平滑所述電荷泵的輸出信號且將經(jīng)過平滑的信號提供給所述振蕩器， 其中，所述振蕩器是壓控振蕩器。
15.根據(jù)權利要求14所述的數(shù)據(jù)接收單元，其中，所述延遲電路使所述數(shù)據(jù)信號產(chǎn)生延遲，所述延遲等于或長于所述信號延遲時間與所述第一觸發(fā)器的建立時間之和。
16.根據(jù)權利要求14所述的數(shù)據(jù)接收單元， 其中，所述第一觸發(fā)器包括 第一 D鎖存器,和 第二D鎖存器，且 其中，所述延遲電路包括 第三D鎖存器，所述第三D鎖存器具有與所述第一 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第一 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和 第四D鎖存器，所述第四D鎖存器具有與所述第二 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第二 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。
17.根據(jù)權利要求14所述的數(shù)據(jù)接收單元，還包括被設置用來設定所述延遲時間的延遲量控制部， 其中，所述延遲電路是被設置用來由所述延遲量控制部可變地控制延遲時間的可變延遲電路。
18.一種相位比較電路，其包括: 第一觸發(fā)器，所述第一觸發(fā)器被設置用來接收數(shù)據(jù)信號和時鐘信號； 第二觸發(fā)器，所述第二觸發(fā)器被設置用來接收所述第一觸發(fā)器的輸出信號以及作為所述時鐘信號的邏輯翻轉(zhuǎn)的信號； 延遲電路，所述延遲電路的邏輯步驟數(shù)等于或大于所述第一觸發(fā)器的邏輯步驟數(shù)，并且所述延遲電路被設置用來將延遲時間賦予所述數(shù)據(jù)信號； 第一異或電路，所述第一異或電路被設置用來接收所述延遲電路的輸出信號和所述第一觸發(fā)器的輸出信號；和 第二異或電路，所述第二異或電路被設置用來接收所述第一觸發(fā)器的輸出信號和所述第二觸發(fā)器的輸出信號。
19.根據(jù)權利要求18所述的相位比較電路， 其中，所述第一觸發(fā)器包括 第一 D鎖存器,和 第二 D鎖存器，且 其中，所述延遲電路包括 第三D鎖存器，所述第三D鎖存器具有與所述第一 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第一 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號，和 第四D鎖存器，所述第四D鎖存器具有與所述第二 D鎖存器的電路構造相同的電路構造，且被設置用來接收使所述第二 D鎖存器保持恒定地處于使能狀態(tài)的邏輯信號。
【文檔編號】H03K5/22GK103944543SQ201410015481
【公開日】2014年7月23日 申請日期:2014年1月14日 優(yōu)先權日:2013年1月21日
【發(fā)明者】丸子健一 申請人:索尼公司