專利名稱：等相位多相時鐘信號發(fā)生電路及使用該電路的串行數(shù)字?jǐn)?shù)據(jù)接收電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及串行數(shù)字?jǐn)?shù)據(jù)的接收電路，特別涉及使用了在串行數(shù)字?jǐn)?shù)據(jù)的接收電路中所使用的DLL(延遲鎖定環(huán))電路的等相位多相時鐘信號發(fā)生電路。
背景技術(shù)：
在近年的高速串行數(shù)字?jǐn)?shù)據(jù)的接收電路中，在進(jìn)行數(shù)字?jǐn)?shù)據(jù)的解調(diào)時，一般采用使用與串行化的碼元比特數(shù)的N倍的傳送時鐘信號的周期同步的等相位多相時鐘信號的碼元樣本信號對串行數(shù)字?jǐn)?shù)據(jù)進(jìn)行采樣的方式。
在使用了這樣的利用與傳送時鐘信號的周期同步的等相位多相時鐘信號對串行數(shù)字?jǐn)?shù)據(jù)進(jìn)行采樣的方式的接收電路中，為了生成等相位多相時鐘，一般使用組合了相位頻率比較器和電壓控制振蕩器的鎖相環(huán)(PLL)電路或組合了相位比較器和電壓控制延遲元件的延遲鎖定環(huán)(DLL)電路。例如，在下面所示的專利文獻(xiàn)1的圖24中，示出了以往一般使用的DLL電路。
專利文獻(xiàn)1特開平9-7396號公報然而，在現(xiàn)實(shí)的高速串行數(shù)字傳送中，由于發(fā)送電路的電源變動或?qū)魉途€路的干擾的影響等，在傳送時鐘和串行傳送數(shù)據(jù)中發(fā)生被稱為“抖動”的短周期的頻率變動。在高速串行數(shù)字傳送信號的接收電路中，必須使被用于接收數(shù)據(jù)的采樣的等相位多相時鐘信號追隨該抖動的頻率變動。
一般來說使用延遲鎖定環(huán)電路的接收電路對因該抖動而產(chǎn)生的傳送時鐘的頻率變動的追隨性好，所以認(rèn)為把高速串行數(shù)字傳送信號的接收電路的等相位時鐘作為發(fā)生電路是優(yōu)選的電路方式。
另一方面，在使用這樣的延遲鎖定環(huán)電路的高速串行數(shù)字傳送信號的接收電路中，采用使用輸入時鐘信號自身和來自被輸入輸入時鐘信號的電壓控制延遲元件的輸出信號，生成和輸入時鐘信號的周期同步的等相位多相時鐘的電路結(jié)構(gòu)。當(dāng)采用這樣的電路結(jié)構(gòu)時，輸入時鐘信號的占空比的變化就直接在電壓控制延遲元件內(nèi)傳播。因此，很難使作為輸出的等相位多相時鐘信號的占空比獨(dú)立于輸入時鐘信號的占空比而保持恒定。
這里，圖7中示出了在串行傳送數(shù)據(jù)的接收中所使用的、使用了串行數(shù)字傳送信號的接收電路內(nèi)的DLL電路的等相位多相時鐘信號發(fā)生電路的以往例的結(jié)構(gòu)。
在圖7所示的使用了DLL電路的等相位多相時鐘信號發(fā)生電路中，有被輸入的互補(bǔ)時鐘信號1101p/1101n和來自前置放大電路1102的互補(bǔ)輸出信號1102p/1102n。該互補(bǔ)輸出信號1102p/1102n被輸入到互補(bǔ)電壓控制延遲元件列1110，在相位比較裝置(Phase Detector)1120中對該輸出信號1105和緩存了互補(bǔ)輸出信號中的1102P信號的信號1103進(jìn)行了比較后，把在環(huán)路濾波器(Loop Filter)1130中進(jìn)行了整形的輸出信號1104作為上述互補(bǔ)電壓控制延遲元件列1110的控制電壓信號進(jìn)行反饋。通過采用這種結(jié)構(gòu)，能夠生成并輸出與輸入時鐘的周期同步的等相位多相時鐘信號1111～1116。圖7所示的以往例，是輸出相對于輸入時鐘信號的周期逐個移相360/6度(＝60度)的等相位的6個多相時鐘信號。
圖8是表示在圖7所示的以往例的使用了DLL電路的等相位多相時鐘信號發(fā)生電路中，使與互補(bǔ)時鐘信號1101p/1101n的周期同步時的內(nèi)部信號的時序圖。
在圖8中，示出了取得上述1103信號和上述互補(bǔ)電壓控制延遲元件列的輸出信號1105的同步的情況。并且，可以知道相對輸入時鐘周期輸出與輸入時鐘信號同步的逐個移相360/6度(＝60度)的等相位的等相位多相時鐘信號1111～1116。
這里，圖9是表示因為抖動等的影響，占空比遠(yuǎn)遠(yuǎn)偏離50％的輸入時鐘信號1101p/1101n被輸入到圖7所示的以往例的使用了DLL電路的等相位多相時鐘信號發(fā)生電路的情況下的內(nèi)部信號的時序圖。
因為輸入時鐘信號1101p/1101n的占空比遠(yuǎn)遠(yuǎn)偏離50％，所以在上述互補(bǔ)電壓控制延遲列1110中進(jìn)行傳播的過程中，信號的形狀劣化，輸入信號的占空比的不匹配被進(jìn)一步變大。作為結(jié)果，如圖9的橢圓1301所指示的那樣，產(chǎn)生在輸出的等相位多相時鐘信號1111～1116間本來應(yīng)該相同的占空比不能保持相同的問題。
為了解決這樣的問題，提出了在DLL電路中組合嵌入使輸入時鐘信號的占空比保持恒定的2倍分頻電路的方案。
這里，參照圖10。圖10示出了在串行傳送數(shù)據(jù)的接收中所使用的、使用了在串行數(shù)字傳送信號的接收電路中組合嵌入2倍分頻電路的DLL電路的等相位多相時鐘信號發(fā)生電路的以往例。
具有被輸入的互補(bǔ)時鐘信號1101p/1101n和來自前置放大電路1102的互補(bǔ)輸出信號1102p/1102n。該互補(bǔ)輸出信號1102p/1102n通過2倍分頻電路1410被轉(zhuǎn)換成不依賴于輸入時鐘信號1101p/1101n的占空比而保持50％的恒定占空比的互補(bǔ)時鐘信號1400p/1400n。保持50％的恒定占空比的互補(bǔ)時鐘信號1400p/1400n被輸入到互補(bǔ)電壓控制延遲元件列1110。采用如下的電路構(gòu)成在相位比較裝置(Phase Detector)1120中對互補(bǔ)電壓控制延遲元件列1110的輸出信號1105和緩存了上述互補(bǔ)時鐘信號1400p/1400n的信號1103進(jìn)行了比較后，在環(huán)路濾波器(LoopFilter)1130中進(jìn)行整形，成為輸出信號1104，并作為上述互補(bǔ)電壓控制延遲元件列1110的控制電壓信號被反饋。該等相位多相時鐘信號發(fā)生電路輸出具有相對于輸入時鐘周期逐個移相2×360/6度(＝120度)的等相位的、與輸入時鐘同步的互補(bǔ)型等相位多相時鐘信號1401p/1401n～1406p/1406n。
圖11示出了在圖10所示的以往例的使用了DLL電路的等相位多相時鐘信號發(fā)生電路中，使與輸入時鐘的周期同步時的內(nèi)部信號的時序圖。在圖11中，可以知道取得了緩沖了互補(bǔ)時鐘信號1400p/1400n的信號1103與上述互補(bǔ)電壓控制延遲元件列1101的輸出信號1105的同步。并且，可以知道輸出具有相對于輸入時鐘周期逐個移相2×360/6度(＝120度)的等相位的、與輸入時鐘同步的互補(bǔ)型的等相位多相時鐘信號1401p/1401n～1406p/1406n。
如上述圖10和圖11所說明的那樣，在把N倍的分頻時鐘提供給使用了DLL電路的等相位M多相時鐘發(fā)生電路的輸入的情況下，可以發(fā)生具有獨(dú)立于輸入時鐘信號的占空比的占空比、具有N×360/M的相位差的等相位M多相時鐘并把其作為輸出。
然而，在把輸入時鐘進(jìn)行N分頻的情況下，為了輸出和沒有分頻的情況相同的相位差，必須發(fā)生M×N相的時鐘，因此必須準(zhǔn)備N倍的DLL電路的互補(bǔ)電壓控制延遲元件列，使電路規(guī)模自然而然地變大，為了實(shí)現(xiàn)所期望的電路則需要增大半導(dǎo)體基板上的電路面積和消耗電能。

發(fā)明內(nèi)容
因此本發(fā)明鑒于上述問題而提出，其目的是實(shí)現(xiàn)能夠最大限度地抑制元件數(shù)的增加，在抑制半導(dǎo)體基板狀的電路面積的增大和消耗電能的增加的同時，獨(dú)立于輸入時鐘信號的占空比地使輸出等相位多相時鐘信號的占空比為恒定的電路。
在本發(fā)明的使用了DLL電路的等相位多相時鐘信號發(fā)生電路中，在把輸入時鐘信號轉(zhuǎn)換成暫時被分頻為2倍的周期的互補(bǔ)時鐘信號后，輸入到互補(bǔ)型的電壓控制延遲元件列中。輸入互補(bǔ)時鐘信號被分頻成2倍的周期，該分頻后的互補(bǔ)時鐘信號成為不依賴于輸入互補(bǔ)時鐘的占空比、保持恒定的占空比(例如50％)的時鐘信號。在該分頻電路中，在輸入互補(bǔ)時鐘信號的一周期的定時上，按順序使分頻后的互補(bǔ)時鐘信號的正相或反相同步。換言之，在該分頻電路中，按順序使輸入互補(bǔ)時鐘信號的上升沿(或下降沿)、與上述第2互補(bǔ)時鐘信號的正相的上升沿(或下降沿)或反相的上升沿(或下降沿)同步。
然后，把該分頻后的互補(bǔ)時鐘信號輸入到電壓控制延遲元件列(電壓控制延遲電路)，通過把來自該電壓控制延遲元件列的互補(bǔ)輸出信號和分頻后的互補(bǔ)時鐘信號進(jìn)行相位比較，可以輸出和上述輸入時鐘同步的等相位多相時鐘信號。
在本發(fā)明的等相位多相時鐘信號發(fā)生電路中，被輸入到互補(bǔ)電壓控制延遲元件列的互補(bǔ)時鐘信號的占空比被固定為恒定，而與上述輸入時鐘的占空比無關(guān)。因此，從上述互補(bǔ)型的電壓控制延遲元件列輸出的多相時鐘序列的占空比也被保持為恒定。例如，當(dāng)把輸入到互補(bǔ)電壓控制延遲元件列的互補(bǔ)時鐘信號的占空比固定為50％時，從互補(bǔ)型的電壓控制延遲元件列輸出的多相時鐘序列的占空比也被保持為50％。
另外，在本發(fā)明的等相位多相時鐘信號發(fā)生電路中，在互補(bǔ)時鐘信號之間交替切換要進(jìn)行相位比較的分頻后的互補(bǔ)時鐘信號的沿(上升沿或下降沿)。換言之，按順序使分頻后的互補(bǔ)時鐘信號的正相和反相與互補(bǔ)型的電壓控制延遲電路的互補(bǔ)輸出信號同步。即，使分頻后的互補(bǔ)時鐘信號的正相和互補(bǔ)型的電壓控制延遲電路的互補(bǔ)輸出信號的反相同步，并且使分頻后的互補(bǔ)時鐘信號的反相和互補(bǔ)型的電壓控制延遲電路的互補(bǔ)輸出信號的正相同步。
再換言之，在被分頻為2倍的周期的互補(bǔ)時鐘信號中，不是使偏離相當(dāng)于輸入到電路中的輸入時鐘信號的周期的2倍的相位(360度)的互補(bǔ)時鐘信號與來自電壓控制延遲元件列的輸出同步，而是對偏離相當(dāng)于輸入到電路中的輸入時鐘信號的周期的相位(180度)左右的信號與來自電壓控制延遲元件列的輸出進(jìn)行比較。
其結(jié)果，在與本來的輸入時鐘信號同一周期從上述電壓控制延遲元件列輸出的時鐘信號被同步。這樣，可以削減為了得到等相位間隔的多相輸出時鐘序列所需要的電壓控制延遲元件列的總數(shù)，可以減小電路規(guī)模，減小半導(dǎo)體基板上的電路面積，并且可以降低消耗電能，還可以大幅降低動作噪聲。
如上所述，在本發(fā)明的等相位多相時鐘信號發(fā)生電路中，雖然來自電壓控制延遲元件列的多相輸出時鐘序列的周期為本來的輸入時鐘信號的2倍，但因為多相輸出時鐘信號的占空比被固定為恒定，所以可以提供把周期縮減為一半的倍頻電路，可容易地實(shí)現(xiàn)和輸入時鐘信號的周期同步的等相位多相時鐘信號。
另外，在上述的以往的等相位多相時鐘信號發(fā)生電路中，只有當(dāng)輸入時鐘的占空比在30％～70％的范圍內(nèi)時才能保證正常的動作，本發(fā)明的等相位多相時鐘信號發(fā)生電路，在輸入時鐘信號的占空比為10％～90％這樣的大范圍內(nèi)都能夠動作，可以實(shí)現(xiàn)對抖動等影響引起的輸入時鐘的頻率變動的高可靠性。
根據(jù)本發(fā)明，提供一種等相位多相時鐘信號發(fā)生電路，具有分頻電路，是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第2互補(bǔ)時鐘信號的正相或反相同步的控制單元；互補(bǔ)電壓控制延遲電路，是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，被輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，其進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號和上述第2互補(bǔ)時鐘信號的相位比較；環(huán)路濾波器，對來自上述多重相位比較電路的輸出信號進(jìn)行整形，向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出作為控制電壓信號的信號。
并且，根據(jù)本發(fā)明，提供一種等相位多相時鐘信號發(fā)生電路，具有分頻電路，是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第1互補(bǔ)時鐘信號的上升沿與上述第2互補(bǔ)時鐘信號的正相的上升沿或反相的上升沿同步的控制單元；互補(bǔ)電壓控制延遲電路，是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，被輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號和上述第2互補(bǔ)時鐘信號的相位比較；環(huán)路濾波器，對來自上述多重相位比較電路的輸出信號進(jìn)行整形，向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出作為控制電壓信號的信號。
并且，在上述多重相位比較電路中，可以按順序使上述第2互補(bǔ)時鐘信號的正相或反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號同步。
并且，在上述多重相位比較電路中，可以使上述第2互補(bǔ)時鐘信號的正相和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相同步，并且使上述第2互補(bǔ)時鐘信號的反相和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相同步。
并且，在上述多重相位比較電路中，可以使上述第2互補(bǔ)時鐘信號的正相的上升沿和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相的上升沿同步，并且使上述第2互補(bǔ)時鐘信號的反相的上升沿和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相的上升沿同步。
并且，上述第1互補(bǔ)時鐘信號的占空比為10％～90％的范圍內(nèi)。
并且，還可以具有轉(zhuǎn)換上述等相位多相時鐘信號的周期的倍頻電路。
并且，根據(jù)本發(fā)明，提供一種串行數(shù)字?jǐn)?shù)據(jù)接收電路，具有等相位多相時鐘信號發(fā)生電路和根據(jù)等相位多相時鐘信號對輸入的串行數(shù)字?jǐn)?shù)據(jù)進(jìn)行并行化的并行化電路，該等相位多相時鐘信號發(fā)生電路具有分頻電路，是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第2互補(bǔ)時鐘信號的正相或反相同步的控制單元；互補(bǔ)電壓控制延遲電路，是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，被輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號與上述第2互補(bǔ)時鐘信號的相位比較；環(huán)路濾波器，對來自上述多重相位比較電路的輸出信號進(jìn)行整形，向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出作為控制電壓信號的信號。
并且，根據(jù)本發(fā)明，提供一種串行數(shù)字?jǐn)?shù)據(jù)接收電路，具有等相位多相時鐘信號發(fā)生電路和根據(jù)上述等相位多相時鐘信號對輸入的串行數(shù)字?jǐn)?shù)據(jù)進(jìn)行并行化的并行化電路，上述等相位多相時鐘信號發(fā)生電路具有分頻電路，其是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第1互補(bǔ)時鐘信號的上升沿，和上述第2互補(bǔ)時鐘信號的正相的上升沿或反相的上升沿同步的控制單元；互補(bǔ)電壓控制延遲電路，其是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，被輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，其進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號和上述第2互補(bǔ)時鐘信號的相位比較；環(huán)路濾波器，其對來自上述多重相位比較電路的輸出信號進(jìn)行整形，向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出信號作為控制電壓信號。
并且，在上述多重相位比較電路中，可以按順序使上述第2互補(bǔ)時鐘信號的正相或反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號同步。
并且，在上述多重相位比較電路中，可以使上述第2互補(bǔ)時鐘信號的正相和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相同步，并且使上述第2互補(bǔ)時鐘信號的反相和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相同步。
并且，在上述多重相位比較電路中，可以使上述第2互補(bǔ)時鐘信號的正相的上升沿和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相的上升沿同步，并且使上述第2互補(bǔ)時鐘信號的反相的上升沿和上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相的上升沿同步。
并且，上述第1互補(bǔ)時鐘信號的占空比為10％～90％的范圍內(nèi)。
并且，還可以具有轉(zhuǎn)換上述等相位多相時鐘信號的周期的倍頻電路。
如上所述，本發(fā)明的等相位多相時鐘信號發(fā)生電路使在與本來的輸入時鐘信號同一周期從上述電壓控制延遲元件輸出的時鐘信號被同步。這樣，可以實(shí)現(xiàn)獨(dú)立于輸入時鐘信號的占空比地使輸出等相位多相時鐘信號的占空比恒定，追隨輸入時鐘信號的頻率變動，并且可獲得如下的良好效果可以削減為了得到等相位間隔的多相輸出時鐘序列所需要的電壓控制延遲元件列的總數(shù)，減小電路規(guī)模，減小半導(dǎo)體基板上的電路面積，降低消耗電能，大幅降低動作噪聲。
另外，在上述以往的等相位多相時鐘信號發(fā)生電路中，只有當(dāng)輸入時鐘信號的占空比在30％～70％的范圍內(nèi)時才能夠保證正常的動作，而本發(fā)明的等相位多相時鐘信號發(fā)生電路，可以在輸入時鐘信號的占空比為10％～90％這樣的大范圍內(nèi)進(jìn)行動作，可以抑制因抖動等的影響引起的輸入時鐘的頻率變動，實(shí)現(xiàn)高可靠性。
因此，根據(jù)本發(fā)明，可以解決現(xiàn)實(shí)的高速串行數(shù)字傳送中的因抖動而產(chǎn)生的傳送時鐘信號的頻率變動的問題，可以實(shí)現(xiàn)優(yōu)良的串行數(shù)字傳送信號接收電路。


圖1是表示本發(fā)明的等相位多相時鐘信號發(fā)生電路的實(shí)施方式的圖。
圖2是與圖1所示的本發(fā)明的等相位多相時鐘信號發(fā)生電路的輸入時鐘信號101p/101n同步時的內(nèi)部信號的時序圖。
圖3是表示2倍分頻電路的電路例的圖。
圖4是表示1/2的倍頻電路的電路例的圖。
圖5是與圖1所示的本實(shí)施方式的等相位多相時鐘信號發(fā)生電路的互補(bǔ)時鐘信號103p/103n同步時的內(nèi)部信號的時序圖。
圖6是表示本發(fā)明的使用了等相位多相時鐘信號發(fā)生電路的串行數(shù)字?jǐn)?shù)據(jù)接收電路的一個實(shí)施例。
圖7是表示以往的等相位多相時鐘信號發(fā)生電路的圖。
圖8是在圖7所示的以往的等相位多相時鐘信號發(fā)生電路中，與互補(bǔ)時鐘信號1101p/1101n的周期同步時的內(nèi)部信號的時序圖。
圖9是向圖7所示的以往例的使用了DLL電路的等相位多相時鐘信號發(fā)生電路輸入占空比遠(yuǎn)遠(yuǎn)偏離50％的輸入時鐘1101p/1101n的情況下的內(nèi)部信號的時序圖。
圖10是表示以往的等相位多相時鐘信號發(fā)生電路的圖。
圖11是表示在圖10所示的以往的等相位多相時鐘信號發(fā)生電路中，與互補(bǔ)時鐘信號1101p/1101n的周期同步時的內(nèi)部信號的時序圖。
圖中100-等相位多相時鐘信號發(fā)生電路；102-前置放大電路；110-互補(bǔ)電壓控制延遲元件列；130-環(huán)路濾波電路；410-2倍分頻電路；411、412、413、414-緩沖器；420-多重相位比較電路；430-倍頻電路；101p/101n-互補(bǔ)時鐘信號；111～116-等相位多相時鐘信號。
具體實(shí)施例方式
下面，結(jié)合圖1至圖5說明本發(fā)明的等相位多相時鐘信號發(fā)生電路的實(shí)施方式。
在圖1中，示出了本發(fā)明的等相位多相時鐘信號發(fā)生電路100的電路構(gòu)成的一實(shí)施方式?；パa(bǔ)時鐘信號101p/101n被輸入到本發(fā)明的等相位多相時鐘信號發(fā)生電路100，在等相位多相時鐘信號發(fā)生電路中生成等相位多相時鐘信號111～116并輸出。
等相位多相時鐘信號發(fā)生電路100具有前置放大電路102；2倍的分頻電路410；緩沖器411、412、413；多重相位比較電路(Double phaseDetector)420；環(huán)路濾波器電路(Loop Filter)130；具有6個互補(bǔ)電壓控制延遲元件的互補(bǔ)電壓控制延遲元件列110；以及倍頻電路(DoublerCircuits)430。另外，對于前置放大電路102、緩沖器411、412、413和414、以及倍頻電路(Doubler Circuits)430，只需根據(jù)需要來設(shè)置即可。
首先，向等相位多相時鐘信號發(fā)生電路100的前置放大電路102輸入互補(bǔ)時鐘信號101p/101n?；パa(bǔ)時鐘信號101p/101n被前置放大電路102放大為互補(bǔ)時鐘信號102p/102n。該互補(bǔ)時鐘信號102p/102n被輸入到2倍的分頻電路410，并被轉(zhuǎn)換成不依賴于互補(bǔ)時鐘信號101p/101n的占空比而保持50％的恒定占空比的被2分頻的互補(bǔ)時鐘信號400p/400n。
此外，在本實(shí)施方式中，雖然在2倍的分頻電路410中生成了保持50％的恒定占空比的被2分頻的互補(bǔ)時鐘信號400p/400n，但不限于此，只要生成保持恒定的占空比(也包括因為分頻電路410的電路構(gòu)成或噪聲等使得偏離預(yù)先設(shè)定的占空比若干占空比的情況)的被2分頻的互補(bǔ)時鐘信號400p/400n即可。
保持50％的恒定占空比的被2分頻的互補(bǔ)時鐘信號400p/400n被輸入到互補(bǔ)電壓控制延遲元件列110。在互補(bǔ)電壓控制延遲元件列110中，被2分頻的互補(bǔ)時鐘信號400p/400n被輸入到6個串連連接的互補(bǔ)電壓控制延遲元件，互補(bǔ)時鐘信號400p/400n在各互補(bǔ)電壓控制延遲元件中一邊產(chǎn)生相位延遲，一邊被傳播。
在多重相位比較電路420中，把由緩沖器413和414對來自互補(bǔ)電壓控制延遲元件列110的輸出信號(在本實(shí)施方式中，是來自6個串連連接的互補(bǔ)電壓控制延遲元件列的最后級的輸出信號)進(jìn)行了緩存的輸出信號105p/105n，與由緩沖器411和412對上述互補(bǔ)時鐘信號400p/400n進(jìn)行了緩存的互補(bǔ)時鐘信號103p/103n進(jìn)行比較。多重相位比較電路420的輸出由環(huán)路濾波器電路130進(jìn)行整形，成為輸出信號104，然后被輸入到互補(bǔ)電壓控制延遲元件列110。該輸出信號104作為互補(bǔ)電壓控制延遲元件列110的控制電壓信號被反饋。
在等相位多相時鐘信號發(fā)生電路100中，因為被輸入到互補(bǔ)電壓控制延遲元件列110的互補(bǔ)時鐘信號400p/400n的周期成為從該電路的外部輸入的輸入時鐘信號101p/101n的2倍，所以來自互補(bǔ)電壓控制延遲元件列110的等相位多相時鐘401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n的周期成為輸入時鐘信號101p/101n的2倍。因此，在本實(shí)施方式中，采用如下的結(jié)構(gòu)，即，通過使等相位多相時鐘401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n經(jīng)過倍頻電路430，把這些時鐘的周期降為一半，輸出與輸入時鐘信號101p/101n的周期同步的等相位多相時鐘111～116。
圖2是與圖1所示的本發(fā)明的等相位多相時鐘信號發(fā)生電路的輸入時鐘信號101p/101n同步時候的內(nèi)部信號的時序圖。如圖2所示，可以知道即使在輸入了占空比遠(yuǎn)遠(yuǎn)偏離50％的輸入互補(bǔ)時鐘信號101p/101n的情況下，通過2倍的分頻電路410之后的互補(bǔ)時鐘信號103p/103n也被保持成50％的占空比。在分頻電路410中，以輸入互補(bǔ)時鐘信號101p/101n的一周期的定時，按順序使分頻后的互補(bǔ)時鐘信號的正相103p或反相103n同步。換言之，在該分頻電路中，按順序使輸入互補(bǔ)時鐘信號101p/101n的上升沿，和互補(bǔ)時鐘信號的正相103p的上升沿或反相103n的上升沿同步。使用圖2來具體說明，在分頻電路410中，使輸入互補(bǔ)時鐘信號101p/101n的點(diǎn)a和分頻后的互補(bǔ)時鐘信號的正相103p的點(diǎn)a’同步，使輸入互補(bǔ)時鐘信號101p/101n的點(diǎn)b和分頻后的互補(bǔ)時鐘信號的正相103n的點(diǎn)b’同步，并且使輸入互補(bǔ)時鐘信號101p/101n的點(diǎn)c和分頻后的互補(bǔ)時鐘信號的正相103p的點(diǎn)c’同步。
這里，通過在互補(bǔ)時鐘信號103p/103n的正相(103p)和反相(103n)間對在多重相位比較電路420中進(jìn)行相位比較的互補(bǔ)時鐘信號103p/103n的沿(在本實(shí)施方式中是上升沿)進(jìn)行交替切換，結(jié)果，可以在互補(bǔ)時鐘信號103p/103n的周期的一半使來自互補(bǔ)電壓控制延遲元件列110的輸出信號105p/105n與互補(bǔ)時鐘信號103p/103n同步。
在本實(shí)施方式中，如圖2所示，使互補(bǔ)時鐘信號的正相103p與來自互補(bǔ)電壓控制延遲元件列110的輸出信號的反相105n(103p中的點(diǎn)a’和105n中的點(diǎn)a”)同步，并且使互補(bǔ)時鐘信號的反相103n與來自互補(bǔ)電壓控制延遲元件列110的輸出信號的正相105p(103n中的點(diǎn)b’和105p中的點(diǎn)b”)同步。換言之，按順序使分頻后的互補(bǔ)時鐘信號103p/103n的正相(103p)和反相(103n)與互補(bǔ)型的電壓控制延遲元件列110的互補(bǔ)輸出信號105p/105n同步。再換言之，在被分頻為2倍的周期的互補(bǔ)時鐘信號103p/103n中，不是使偏離相當(dāng)于輸入到電路中的輸入時鐘信號101p/101n的周期的2倍的相位(360度)的互補(bǔ)時鐘信號103p/103n與來自電壓控制延遲元件列110的輸出105p/105n同步，而是比較偏離相當(dāng)于輸入到電路中的輸入時鐘信號101p/101n的周期的相位(180度)的時鐘信號103p/103n和來自電壓控制延遲元件列110的輸出105p/105n。
作為結(jié)果，在圖2中，使點(diǎn)a’與點(diǎn)a”同步，使點(diǎn)b’與點(diǎn)b”同步，并且使點(diǎn)c’與c”同步。
根據(jù)以上結(jié)構(gòu)，來自互補(bǔ)電壓控制延遲元件列110的各互補(bǔ)延遲信號401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n作為相對互補(bǔ)時鐘信號103p/103n具有180/6度(＝30度)的相位差(D)的信號被輸出。因為互補(bǔ)時鐘信號103p/103n是輸入互補(bǔ)時鐘信號101p/101n的2倍的周期，所以該相位差(D)與相對于輸入互補(bǔ)時鐘信號101p/101n的周期為360/6度(＝60度)的相位差對應(yīng)。
接著參照圖3。圖3中示出了圖1所示的本實(shí)施方式的等相位多相時鐘信號發(fā)生電路中使用的2倍分頻電路410(圖3(A))和多重相位比較電路420(圖3(B))的一例。
分頻電路410把互補(bǔ)輸出時鐘信號102p/102n轉(zhuǎn)換成2倍周期的互補(bǔ)時鐘信號400p/400n。圖3(A)所示的分頻電路410具有3個CMOS轉(zhuǎn)送門電路801a～c和5個CMOS反相器電路803。并且，圖3(A)所示的分頻電路410不過是一例而已，本實(shí)施方式以外的電路，只要能夠?qū)崿F(xiàn)同樣的功能，都可以用作本發(fā)明的等相位多相時鐘信號發(fā)生電路100的分頻電路410。
在圖3所示的分頻電路410中，所輸入的互補(bǔ)輸出時鐘信號102p/102n被輸入到3個CMOS轉(zhuǎn)送門電路801a～c。由CMOS轉(zhuǎn)送門電路801b和801c構(gòu)成的控制單元802是具有同步作用的控制單元，即，使圖2所示的輸入互補(bǔ)時鐘信號101p/101n中的點(diǎn)a、b、c分別與把來自分頻電路410的互補(bǔ)時鐘信號400p/400n反轉(zhuǎn)后的反轉(zhuǎn)互補(bǔ)時鐘信號103p/103n中的點(diǎn)a’、b’、c’的定時一致。
通過使用該分頻電路410，即使在輸入了占空比遠(yuǎn)遠(yuǎn)偏離50％的輸入互補(bǔ)時鐘信號101p/101n的情況下，通過2倍的分頻電路410之后的互補(bǔ)時鐘信號400p/400n(103p/103n)也被保持為50％的占空比。
如圖3(B)所示，本實(shí)施方式的多重相位比較電路420具有2個CMOS或非電路805和4個D型觸發(fā)器電路806。多重相位比較電路420通過比較互補(bǔ)時鐘信號的正相103p和來自互補(bǔ)電壓控制延遲元件列110的輸出信號的反相105n之間的相位，并且比較互補(bǔ)時鐘信號的反相103n和來自互補(bǔ)電壓控制延遲元件列110的輸出信號的正相105p之間的相位，計算各信號的相位差。另外，圖3(B)所示的多重相位比較電路420不過是一例而已，本實(shí)施方式以外的電路，只要能夠?qū)崿F(xiàn)相同功能，都可以用作本發(fā)明的等相位多相時鐘信號發(fā)生電路100的多重相位比較電路420。
接著參照圖4。圖4示出了在圖1所示的本實(shí)施方式的等相位多相時鐘信號發(fā)生電路中使用的倍頻電路430的一例。如圖4所示，在本實(shí)施方式中，倍頻電路430具有3個CMOS與非電路807。另外，圖4所示的倍頻電路430不過是一例而已，本實(shí)施方式以外的電路，只要能夠?qū)崿F(xiàn)同樣的功能，都可以用作本發(fā)明的等相位多相時鐘信號發(fā)生電路100的倍頻電路430。
在本發(fā)明的等相位多相時鐘信號發(fā)生電路中，因為來自互補(bǔ)電壓控制延遲元件列110的各互補(bǔ)延遲信號401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n時鐘的占空比被保持為50％，所以如圖4所示，可以在倍頻電路430中使用組合邏輯電路。
圖5是與圖1所示的本實(shí)施方式的等相位多相時鐘信號發(fā)生電路的互補(bǔ)時鐘信號103p/103n同步時候的內(nèi)部信號的時序圖。圖中示出了來自互補(bǔ)電壓控制延遲元件列110的各互補(bǔ)延遲信號401p/401n、402p/402n、403p/403n、404p/404n、405p/405n、406p/406n作為相對互補(bǔ)時鐘信號103p/103n具有180/6度(＝30度)的相位差的信號被輸出。通過把這些信號輸入倍頻電路430，把周期減為一半，輸出與輸入互補(bǔ)時鐘101p/101n的周期同步的等相位多相時鐘111～116。
如上所述，本實(shí)施方式的等相位多相時鐘信號發(fā)生電路在與本來的輸入時鐘信號的同一周期使從上述電壓控制延遲元件列輸出的時鐘信號同步。這樣，可以實(shí)現(xiàn)獨(dú)立于輸入時鐘信號的占空比地使輸出等相位多相時鐘信號的占空比恒定，追隨輸入時鐘信號的頻率變動，同時發(fā)揮如下的良好效果可以削減為了得到等相位間隔的多相輸出時鐘序列所需要的電壓控制延遲元件列的總數(shù)，減小電路規(guī)模，減小半導(dǎo)體基板上的電路面積，并且可以降低消耗電能，還可以大幅降低動作噪聲。
另外，在上述以往的等相位多相時鐘信號發(fā)生電路中，只有當(dāng)輸入時鐘的占空比在30％～70％的范圍內(nèi)時才能保證正常的動作，而本發(fā)明的等相位多相時鐘信號發(fā)生電路，在輸入時鐘信號的占空比為10％～90％這樣的大范圍內(nèi)都能夠動作，可以抑制因抖動等引起的輸入時鐘的頻率變動，實(shí)現(xiàn)高可靠性。
實(shí)施例1參照圖6，說明本實(shí)施例的使用了本發(fā)明的等相多相時鐘信號發(fā)生電路的串行數(shù)字?jǐn)?shù)據(jù)接收電路。
600是串行數(shù)字?jǐn)?shù)據(jù)接收電路，具有2個緩沖器601、并行化電路(De-Serializer)604和多路轉(zhuǎn)接(Multiplexer)電路605和等相位多相時鐘信號發(fā)生電路100。從電路外部向串行數(shù)字?jǐn)?shù)據(jù)接收電路600輸入基準(zhǔn)時鐘701和串行數(shù)字?jǐn)?shù)據(jù)702。
并且，等相位多相時鐘信號發(fā)生電路100可以使用在上述的實(shí)施方式中所說明的電路。并且，在圖6中，把多重相位比較電路記為“PD”，環(huán)路濾波器記為“LPF”，互補(bǔ)電壓控制延遲元件列記為“VCD”。
在串行數(shù)字?jǐn)?shù)據(jù)接收電路600中，在從電路外部輸入的串行數(shù)字?jǐn)?shù)據(jù)702被緩沖器601放大后，輸入到并行化電路604?；鶞?zhǔn)時鐘701也在被緩沖器601放大后，被輸出到等相位多相時鐘信號發(fā)生電路。
等相位多相時鐘信號發(fā)生電路100根據(jù)所輸入的從緩沖器601輸出的互補(bǔ)時鐘信號，生成等相位多相時鐘信號111～116，并輸出到并行化電路604和電路外部。
并行化電路604根據(jù)等相位多相時鐘信號111～116把輸入的串行數(shù)字?jǐn)?shù)據(jù)702并行化從而生成并行數(shù)據(jù)，輸出到多路轉(zhuǎn)接電路605。多路轉(zhuǎn)接電路605按照定時選擇輸入的并行數(shù)據(jù)，并輸出到電路外部。
在本實(shí)施例的串行數(shù)字?jǐn)?shù)據(jù)接受電路中，也使用在上述實(shí)施方式中所說明的等相位多相時鐘信號發(fā)生電路。該等相位多相時鐘信號發(fā)生電路在與本來的輸入時鐘信號的同一周期使從上述電壓控制延遲元件列輸出的時鐘信號同步。這樣，可以實(shí)現(xiàn)獨(dú)立于輸入時鐘信號的占空比地使輸出等相位多相時鐘信號的占空比恒定，追隨輸入時鐘信號的頻率變動，同時發(fā)揮如下的良好效果可以削減為了得到等相位間隔的多相輸出時鐘序列所需要的電壓控制延遲元件列的總數(shù)，可以減小本實(shí)施例的串行數(shù)字?jǐn)?shù)據(jù)接收電路的電路規(guī)模，減小半導(dǎo)體基板上的電路面積，并且可以降低消耗電能，還可以大幅降低動作噪聲。
另外，在使用了上述的以往的等相位多相時鐘信號發(fā)生電路的串行數(shù)字?jǐn)?shù)據(jù)接受電路中，只有當(dāng)輸入時鐘的占空比在30％～70％的范圍內(nèi)時才能保證正常的動作，而在本發(fā)明中使用的等相位多相時鐘信號發(fā)生電路，在輸入時鐘信號的占空比為10％～90％這樣的大范圍內(nèi)都能夠動作，可以抑制因抖動等引起的輸入時鐘的頻率變動，實(shí)現(xiàn)高可靠性。
如上所述，本發(fā)明的等相位多相時鐘信號發(fā)生電路可以實(shí)現(xiàn)獨(dú)立于輸入時鐘信號的占空比地使輸出等相位多相時鐘信號的占空比恒定，追隨輸入時鐘信號的頻率變動，同時發(fā)揮如下的良好效果可以削減為了得到等相位間隔的多相輸出時鐘序列所需要的電壓控制延遲元件列的總數(shù)，可以減小本實(shí)施例的串行數(shù)字?jǐn)?shù)據(jù)接收電路的電路規(guī)模，減小半導(dǎo)體基板上的電路面積，并且可以降低消耗電能，還可以大幅降低動作噪聲。
因此，本發(fā)明的等相位多相時鐘信號發(fā)生電路當(dāng)然可以用于串行數(shù)字傳送系統(tǒng)中的串行數(shù)字?jǐn)?shù)據(jù)接收電路，也可以用于需要等相位多相時鐘信號的所有電子電路。
權(quán)利要求
1.一種等相位多相時鐘信號發(fā)生電路，具有分頻電路，是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第2互補(bǔ)時鐘信號的正相或反相同步的控制單元；互補(bǔ)電壓控制延遲電路，是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號與上述第2互補(bǔ)時鐘信號的相位比較；和環(huán)路濾波器，對來自上述多重相位比較電路的輸出信號進(jìn)行整形，并向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出作為控制電壓信號的信號。
2.一種等相位多相時鐘信號發(fā)生電路，具有分頻電路，是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第1互補(bǔ)時鐘信號的上升沿與上述第2互補(bǔ)時鐘信號的正相的上升沿或反相的上升沿同步的控制單元；互補(bǔ)電壓控制延遲電路，是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，被輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號與上述第2互補(bǔ)時鐘信號的相位比較；和環(huán)路濾波器，對來自上述多重相位比較電路的輸出信號進(jìn)行整形，向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出作為控制電壓信號的信號。
3.根據(jù)權(quán)利要求1所述的等相位多相時鐘信號發(fā)生電路，其特征在于，在上述多重相位比較電路中，按順序使上述第2互補(bǔ)時鐘信號的正相或反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號同步。
4.根據(jù)權(quán)利要求2所述的等相位多相時鐘信號發(fā)生電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相或反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號同步。
5.根據(jù)權(quán)利要求1所述的等相位多相時鐘信號發(fā)生電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相同步，并且使上述第2互補(bǔ)時鐘信號的反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相同步。
6.根據(jù)權(quán)利要求2所述的等相位多相時鐘信號發(fā)生電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相同步，并且使上述第2互補(bǔ)時鐘信號的反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相同步。
7.根據(jù)權(quán)利要求1所述的等相位多相時鐘信號發(fā)生電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相的上升沿與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相的上升沿同步，并且使上述第2互補(bǔ)時鐘信號的反相的上升沿與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相的上升沿同步。
8.根據(jù)權(quán)利要求2所述的等相位多相時鐘信號發(fā)生電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相的上升沿與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相的上升沿同步，并且使上述第2互補(bǔ)時鐘信號的反相的上升沿與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相的上升沿同步。
9.根據(jù)權(quán)利要求1所述的等相位多相時鐘信號發(fā)生電路，其特征在于，上述第1互補(bǔ)時鐘信號的占空比在10％～90％的范圍內(nèi)。
10.根據(jù)權(quán)利要求2所述的等相位多相時鐘信號發(fā)生電路，其特征在于，上述第1互補(bǔ)時鐘信號的占空比在10％～90％的范圍內(nèi)。
11.根據(jù)權(quán)利要求1所述的等相位多相時鐘信號發(fā)生電路，其特征在于，還具有轉(zhuǎn)換上述等相位多相時鐘信號的周期的倍頻電路。
12.根據(jù)權(quán)利要求2所述的等相位多相時鐘信號發(fā)生電路，其特征在于，還具有轉(zhuǎn)換上述等相位多相時鐘信號的周期的倍頻電路。
13.一種串行數(shù)字?jǐn)?shù)據(jù)接收電路，具有等相位多相時鐘信號發(fā)生電路和根據(jù)等相位多相時鐘信號對輸入的串行數(shù)字?jǐn)?shù)據(jù)進(jìn)行并行化的并行化電路，該等相位多相時鐘信號發(fā)生電路具有分頻電路，是對輸入的第1互補(bǔ)時鐘信號進(jìn)行2分頻，生成占空比恒定的第2互補(bǔ)時鐘信號的分頻電路，具有按順序使上述第2互補(bǔ)時鐘信號的正相或反相同步的控制單元；互補(bǔ)電壓控制延遲電路，是具有串連連接的多個電壓控制延遲元件的互補(bǔ)電壓控制延遲電路，被輸入上述第2互補(bǔ)時鐘信號，由上述多個電壓控制延遲元件分別生成具有相位差的等相位多相時鐘信號，并且由上述多個電壓控制延遲元件的最后級生成互補(bǔ)輸出信號；多重相位比較電路，進(jìn)行上述互補(bǔ)電壓延遲電路的上述互補(bǔ)輸出信號與上述第2互補(bǔ)時鐘信號的相位比較；環(huán)路濾波器，對來自上述多重相位比較電路的輸出信號進(jìn)行整形，向上述互補(bǔ)電壓控制延遲電路的上述多個電壓控制延遲元件輸出作為控制電壓信號的信號。
14.根據(jù)權(quán)利要求13所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，上述分頻電路具有按順序使上述第1互補(bǔ)時鐘信號的上升沿與上述第2互補(bǔ)時鐘信號的正相的上升沿或反相的上升沿同步的控制單元。
15.根據(jù)權(quán)利要求13所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，在上述多重相位比較電路中，按順序使上述第2互補(bǔ)時鐘信號的正相或反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號同步。
16.根據(jù)權(quán)利要求13所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相同步，并且使上述第2互補(bǔ)時鐘信號的反相與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相同步。
17.根據(jù)權(quán)利要求13所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，在上述多重相位比較電路中，使上述第2互補(bǔ)時鐘信號的正相的上升沿與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的反相的上升沿同步，并且使上述第2互補(bǔ)時鐘信號的反相的上升沿與上述互補(bǔ)電壓控制延遲電路的上述互補(bǔ)輸出信號的正相的上升沿同步。
18.根據(jù)權(quán)利要求13所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，上述第1互補(bǔ)時鐘信號的占空比在10％～90％的范圍內(nèi)。
19.根據(jù)權(quán)利要求14所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，上述第1互補(bǔ)時鐘信號的占空比在10％～90％的范圍內(nèi)。
20.根據(jù)權(quán)利要求13所述的串行數(shù)字?jǐn)?shù)據(jù)接收電路，其特征在于，還具有轉(zhuǎn)換上述等相位多相時鐘信號的周期的倍頻電路。
全文摘要
本發(fā)明提供一種等相位多相時鐘信號發(fā)生電路。目的是最大限度抑制元件數(shù)的增加，抑制半導(dǎo)體基板狀電路面積的增大和消耗電能的增加，并且獨(dú)立于輸入時鐘信號的占空比，使輸出的等相位多相時鐘信號的占空比為恒定。在本發(fā)明的等相位多相時鐘信號發(fā)生電路中，把輸入時鐘信號轉(zhuǎn)換成已2分頻的互補(bǔ)時鐘信號，然后輸入到互補(bǔ)型的電壓控制延遲元件列。因為輸入時鐘信號被2分頻，所以分頻后的互補(bǔ)時鐘信號成為不依賴于輸入時鐘的占空比的占空比保持恒定的時鐘信號。通過把該已分頻的互補(bǔ)時鐘信號輸入到電壓控制延遲元件列，并對來自電壓控制延遲元件列的互補(bǔ)輸出信號與已分頻的互補(bǔ)時鐘信號進(jìn)行相位比較，可以輸出與上述輸入時鐘同步的等相位多相時鐘信號。
文檔編號H03L7/081GK1774863SQ20058000025
公開日2006年5月17日 申請日期2005年4月5日 優(yōu)先權(quán)日2004年5月12日
發(fā)明者岡村淳一 申請人:哉英電子股份有限公司