Fpga時鐘信號自我檢測方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及控制模塊技術(shù)，特別是涉及一種FPGA時鐘信號自我檢測方法的技術(shù)。
【背景技術(shù)】
[0002]由于FPGA技術(shù)具有很高的可靠性，并且便于驗證，所以FPGA技術(shù)在核電保護系統(tǒng)中具有良好的前景。目前很多公司都在大力開發(fā)基于FPGA的核電保護系統(tǒng)。
[0003]時鐘信號是FPGA芯片的重要輸入信號，F(xiàn)PGA芯片內(nèi)部所有同步邏輯的運行都基于該信號，但是目前時鐘信號的穩(wěn)定可靠性都是依賴于信號發(fā)生源的，一旦信號發(fā)生源出現(xiàn)故障，將導(dǎo)致FPGA芯片的運算錯誤，從而引發(fā)安全事故。

【發(fā)明內(nèi)容】

[0004]針對上述現(xiàn)有技術(shù)中存在的缺陷，本發(fā)明所要解決的技術(shù)問題是提供一種能避免因時鐘信號故障而導(dǎo)致的運算錯誤，從而能提高FPGA芯片運行的可靠性與安全性的FPGA時鐘信號自我檢測方法。
[0005]為了解決上述技術(shù)問題，本發(fā)明所提供的一種FPGA時鐘信號自我檢測方法，其特征在于，為FPGA芯片引入兩個時鐘信號，其中的一個時鐘信號為第一時鐘信號，另一個時鐘信號為第二時鐘信號；
利用第一時鐘信號控制FPGA芯片內(nèi)的所有同步邏輯，利用第二時鐘信號來檢測第一時鐘信號，具體檢測方法為:
第二時鐘信號每經(jīng)過N個周期，就檢測一次第一時鐘信號，如果第一時鐘信號在該段時間內(nèi)所經(jīng)過的周期數(shù)小于A或大于B，則判定第一時鐘信號產(chǎn)生錯誤；
其中，N為預(yù)先設(shè)定的周期數(shù)閾值，A為預(yù)先設(shè)定的周期數(shù)下限值，B為預(yù)先設(shè)定的周期數(shù)上限值。
[0006]進一步的，所述第一時鐘信號的頻率與第二時鐘信號的頻率相異。
[0007]進一步的，所述第一時鐘信號的頻率大于第二時鐘信號的頻率。
[0008]進一步的，所述第一時鐘信號的頻率為50MHZ，第二時鐘信號的頻率為19.6608MHZ，N=65536，A=166654，B=166680。
[0009]本發(fā)明提供的FPGA時鐘信號自我檢測方法，利用第一時鐘信號控制FPGA芯片內(nèi)的所有同步邏輯，利用第二時鐘信號來檢測第一時鐘信號是否正確，能提高FPGA芯片運行的可靠性與安全性，能避免因時鐘信號故障而導(dǎo)致的運算錯誤。
【具體實施方式】
[0010]以下結(jié)合具體實施例對本發(fā)明的技術(shù)方案作進一步詳細描述，但本實施例并不用于限制本發(fā)明，凡是采用本發(fā)明的相似結(jié)構(gòu)及其相似變化，均應(yīng)列入本發(fā)明的保護范圍。
[0011]本發(fā)明實施例所提供的一種FPGA時鐘信號自我檢測方法，其特征在于，為FPGA芯片引入兩個時鐘信號，其中的一個時鐘信號為第一時鐘信號，另一個時鐘信號為第二時鐘信號;
利用第一時鐘信號控制FPGA芯片內(nèi)的所有同步邏輯，利用第二時鐘信號來檢測第一時鐘信號，具體檢測方法為:
第二時鐘信號每經(jīng)過N個周期，就檢測一次第一時鐘信號，如果第一時鐘信號在該段時間內(nèi)所經(jīng)過的周期數(shù)小于A或大于B，則判定第一時鐘信號產(chǎn)生錯誤；
其中，N為預(yù)先設(shè)定的周期數(shù)閾值，A為預(yù)先設(shè)定的周期數(shù)下限值，B為預(yù)先設(shè)定的周期數(shù)上限值。
[0012]本發(fā)明實施例中，所述第一時鐘信號的頻率與第二時鐘信號的頻率相異，其中的第一時鐘信號的頻率為50MHZ，第二時鐘信號的頻率為19.6608MHZ，N=65536，A=166654，B=166680o
[0013]本發(fā)明實施例特別適用于以FPGA芯片作為主控制器或者重要控制部件的系統(tǒng)。
【主權(quán)項】
1.一種FPGA時鐘信號自我檢測方法，其特征在于，為FPGA芯片引入兩個時鐘信號，其中的一個時鐘信號為第一時鐘信號，另一個時鐘信號為第二時鐘信號； 利用第一時鐘信號控制FPGA芯片內(nèi)的所有同步邏輯，利用第二時鐘信號來檢測第一時鐘信號，具體檢測方法為: 第二時鐘信號每經(jīng)過N個周期，就檢測一次第一時鐘信號，如果第一時鐘信號在該段時間內(nèi)所經(jīng)過的周期數(shù)小于A或大于B，則判定第一時鐘信號產(chǎn)生錯誤； 其中，N為預(yù)先設(shè)定的周期數(shù)閾值，A為預(yù)先設(shè)定的周期數(shù)下限值，B為預(yù)先設(shè)定的周期數(shù)上限值。
2.根據(jù)權(quán)利要求1所述的FPGA時鐘信號自我檢測方法，其特征在于:所述第一時鐘信號的頻率與第二時鐘信號的頻率相異。
3.根據(jù)權(quán)利要求2所述的FPGA時鐘信號自我檢測方法，其特征在于:所述第一時鐘信號的頻率大于第二時鐘信號的頻率。
4.根據(jù)權(quán)利要求3所述的FPGA時鐘信號自我檢測方法，其特征在于:所述第一時鐘信號的頻率為 50MHZ，第二時鐘信號的頻率為 19.6608MHZ，N=65536，A=166654，B=166680。
【專利摘要】一種FPGA時鐘信號自我檢測方法，涉及控制模塊技術(shù)領(lǐng)域，所解決的是提高FPGA芯片運行的可靠性與安全性的技術(shù)問題。該方法為FPGA芯片引入兩個時鐘信號，其中的一個時鐘信號為第一時鐘信號，另一個時鐘信號為第二時鐘信號；利用第一時鐘信號控制FPGA芯片內(nèi)的所有同步邏輯，利用第二時鐘信號來檢測第一時鐘信號是否正確。本發(fā)明提供的方法，特別適用于以FPGA芯片作為主控制器或者重要控制部件的系統(tǒng)。
【IPC分類】G01R31-00
【公開號】CN104777378
【申請?zhí)枴緾N201510101454
【發(fā)明人】姜群興, 王曉凱, 司勝劍, 裴宇森, 朱懷宇, 葉韜, 周兵, 史騰
【申請人】國核自儀系統(tǒng)工程有限公司
【公開日】2015年7月15日
【申請日】2015年3月9日