數(shù)字電路的重置方法及信號產(chǎn)生裝置的制造方法
【專利說明】
[0001 ]本申請是分案申請，其原案申請的申請?zhí)枮?00710180214.1，申請日為2007年10 月11日，發(fā)明名稱為"數(shù)字電路的重置方法及相關信號產(chǎn)生裝置"。
技術領域
[0002] 本發(fā)明設及一種數(shù)字電路，特別是設及一種數(shù)字電路的重置方法與相關重置裝 置。
【背景技術】
[0003]觸發(fā)器(flip-flop)為現(xiàn)今數(shù)字系統(tǒng)中一種廣泛應用的邏輯電路裝置，用來依據(jù) 時鐘信號的正緣或負緣來儲存輸入的數(shù)據(jù)，W達到數(shù)字系統(tǒng)整體同步的效果。W延遲式觸 發(fā)器(Delay-typeFlipFlop,DFF)來說，通常包含有一同步信號及一異步信號兩種信號來 控制觸發(fā)器，同步信號為一時鐘信號，而異步信號為一種預置(preset)信號或重置(reset) 信號（亦稱清除(clear)信號）。預置狀態(tài)為在不管其它輸入的情況下，將觸發(fā)器的輸出結(jié)果 維持在二進制值1;而重置狀態(tài)則將觸發(fā)器的輸出結(jié)果清除為0。
[0004] -般而言，異步信號輸出至觸發(fā)器時，會遇到下列兩種問題:一為異步信號的恢復 時序與時鐘信號產(chǎn)生沖突問題(violationofasynchronousrecovertime)W及異步信 號的傳遞延遲(propagationde1ay)問題。為進一步說明，請參閱圖1，圖1為時鐘信號與重 置信號的關系圖。在圖1中，重置信號RST為輸出至觸發(fā)器的異步信號，當重置信號RST在重 置結(jié)束而由低電位跳換至高電位時（圖中虛線的部分），若此時觸發(fā)器正好位于時鐘信號 CLK的正緣觸發(fā)或負緣觸發(fā)時，會造成觸發(fā)器產(chǎn)生錯誤的輸出結(jié)果。為了避免此種情況發(fā) 生，重置信號結(jié)束瞬間須與時鐘信號的觸發(fā)時間保持一定的時間差，如此一來，會大幅地增 加電路設計上的困難。而第二種問題為傳遞延遲(propagationdelay)問題，若要將一重置 信號傳送至多個觸發(fā)器時，由于信號傳遞上的延遲，會造成各個觸發(fā)器上接收到該重置信 號的時間不一樣，而導致某些觸發(fā)器會先接收到重置信號進行重置動作，某些觸發(fā)器則必 須等到下一個頻率周期(cycle)才會被重置，進而產(chǎn)生輸出錯誤的情況。已知的解決方法是 利用增加緩沖器(buffer)的方式來平衡傳遞延遲，然而此法會隨著觸發(fā)器的增加而造成所 需的緩沖器也隨的增加，亦造成空間上W及成本上無謂的花費。

【發(fā)明內(nèi)容】

[0005]因此本發(fā)明的目的之一在于提供一種數(shù)字電路的重置方法及相關信號產(chǎn)生裝置， W解決上述問題。
[0006]依據(jù)本發(fā)明的實施例，披露了一種數(shù)字電路的重置方法，該方法包含有:提供一時 鐘信號至一數(shù)字電路;依據(jù)一第一提示信號，維持該時鐘信號于一邏輯電平;產(chǎn)生一重置信 號，重置該數(shù)字電路；W及依據(jù)一第二提示信號，回復該時鐘信號至該數(shù)字電路。
[0007]依據(jù)本發(fā)明的實施例，還披露一種信號產(chǎn)生裝置，用來產(chǎn)生一時鐘信號及一重置 信號至一數(shù)字電路，該信號產(chǎn)生裝置包含有:一頻率控制器，用來產(chǎn)生該時鐘信號至該數(shù)字 電路；w及一重置信號控制單元，用來產(chǎn)生一提示信號至該頻率控制器及產(chǎn)生該重置信號 至該數(shù)字電路;其中，該重置信號控制單元于該時鐘信號維持一邏輯電平時，產(chǎn)生該重置信 號至該數(shù)字電路。
[000引依據(jù)本發(fā)明的實施例，披露了一種數(shù)字電路的重置方法，包含有:提供一時鐘信號 至一數(shù)字電路;依據(jù)一第一提示信號，維持該時鐘信號于一邏輯電平;在維持該時鐘信號于 一邏輯電平之后的第一預定時間，產(chǎn)生一重置信號，重置該數(shù)字電路，該重置信號持續(xù)第二 預定時間；W及在產(chǎn)生所述重置信號之后的第Ξ預定時間，依據(jù)一第二提示信號，回復該時 鐘信號;其中該第一提示信號和該第二提示信號之間的時間間隔可根據(jù)一計數(shù)器產(chǎn)生一計 數(shù)值來決定，并且所述第Ξ預定時間晚于所述第二預定時間。
[0009]依據(jù)本發(fā)明的實施例，披露了一種信號產(chǎn)生裝置，該產(chǎn)生裝置包含：一頻率控制 器，用來產(chǎn)生一時鐘信號至該數(shù)字電路；W及一重置信號控制單元，用來產(chǎn)生一第一提示信 號至該頻率控制器，使所述頻率控制器維持該時鐘信號于一邏輯電平，W及該重置信號控 制單元在維持該時鐘信號于一邏輯電平之后的第一預定時間產(chǎn)生一重置信號至該數(shù)字電 路，W重置該數(shù)字電路，該重置信號持續(xù)第二預定時間；其中該重置信號控制單元在產(chǎn)生一 重置信號之后的第Ξ預定時間產(chǎn)生一第二提示信號至該頻率控制器，W回復該時鐘信號， 且該第一提示信號和該第二提示信號之間的時間間隔可根據(jù)一計數(shù)器產(chǎn)生一計數(shù)值來決 定，并且所述第Ξ預定時間晚于所述第二預定時間。
【附圖說明】
[0010] 圖1為已知時鐘信號與重置信號相對關系圖。
[0011] 圖2為本發(fā)明第一實施例的信號產(chǎn)生器應用于一觸發(fā)器的功能方塊示意圖。
[0012]圖3為圖2所示的信號產(chǎn)生器中時鐘信號CLK與重置信號RST的相對關系示意圖。
[0013]圖4為利用圖2所示的信號產(chǎn)生器產(chǎn)生重置信號至觸發(fā)器的流程圖。
[0014]圖5為本發(fā)明第二實施例的信號產(chǎn)生器應用于多個觸發(fā)器的功能方塊示意圖。
[0015]圖6為本發(fā)明第Ξ實施例的信號產(chǎn)生器應用于多個觸發(fā)器的功能方塊示意圖。
[0016]圖7為圖6所示的信號產(chǎn)生器中時鐘信號CLK與重置信號RST的相對關系示意圖。 [0017]附圖符號說明
[001 引

【具體實施方式】
[0019] 請參閱圖2,圖2為本發(fā)明第一實施例的信號產(chǎn)生器200應用于一觸發(fā)器230的功能 方塊示意圖。信號產(chǎn)生器200包含有一頻率控制器210(例如一鎖相回路化L或一延遲式鎖相 回路化L)，用來產(chǎn)生一時鐘信號化K至觸發(fā)器230(例如一延遲式觸發(fā)器(Delay-typeFlip Flop，DFF))，W及重置信號控制單元220用來產(chǎn)生一重置信號(reset)RST至觸發(fā)器230中。 此外，觸發(fā)器230包含有一數(shù)據(jù)輸入端D用于輸入數(shù)據(jù)，W及一輸出端Q用于輸出數(shù)據(jù)。假設 本實施例中，觸發(fā)器230為一正緣觸發(fā)式的觸發(fā)器，而重置信號RST為一輸入至觸發(fā)器中的 異步信號，且當重置信號RST位于低電位(邏輯0)時，可使得觸發(fā)器230的輸出Q設為0。請注 意，本發(fā)明的實施例并不限定異步信號的種類。在本實施例中，信號產(chǎn)生器200是利用重置 信號控制單元220產(chǎn)生一重置信號(reset)RST來重置觸發(fā)器230,在其它實施例中，亦可利 用一預置信號(preset)控制單元產(chǎn)生一預置信號來預置觸發(fā)器230,其皆屬本發(fā)明的涵蓋 范圍。
[0020] 為進一步說明本發(fā)明的實施例，請同時參閱圖3,圖3為圖2所示的信號產(chǎn)生器200 中，時鐘信號CLK與重置信號RST的相對關系示意圖。在本發(fā)明實施例中，當觸發(fā)器230欲執(zhí) 行重置動作時，重置信號控制單元220提供一提示信號S1至頻率控制器210中，W停止時鐘 信號化K(如圖3所示的時間T1)，使得時鐘信號維持在一邏輯電平(邏輯1或邏輯0)，接著經(jīng) 過一預定時間后（例如圖3所示的時間T2)重置信號控制單元220重置觸發(fā)器230(亦即將重 置信號RST由高電位跳換至低電位），此時觸發(fā)器230的輸出Q即重置至0;且經(jīng)由一段時間后 (例如圖3所示的時間T3)，重置信號控制單元220結(jié)束重置的動作（亦即將重置信號RST由低 電位跳換至高電位