專利名稱：電壓電流控制裝置及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種輸出電壓電流調(diào)整系統(tǒng)，特別涉及一種電壓電流控制裝置及方法。
背景技術(shù)：
集成電路電力供應(yīng)的調(diào)整是利用上邊場(chǎng)效晶體管(high-side FET)與下邊場(chǎng)效晶 體管(low-side FET)作為電壓電流的控制電路設(shè)計(jì)。電流是由上邊場(chǎng)效晶體管(high-side FET)的源極與下邊場(chǎng)效晶體管(low-side FET)的漏極所相連的接面流動(dòng)至負(fù)載。此負(fù) 載與電感器串接，且有電容器與此負(fù)載并接。當(dāng)周期開始時(shí)上邊場(chǎng)效晶體管(high-side FET)為導(dǎo)通，下邊場(chǎng)效晶體管(low-side FET)為截止，電流經(jīng)由導(dǎo)通的上邊場(chǎng)效晶體管 (high-side FET)流動(dòng)至電感器、電容器與負(fù)載。此電流將使電容器所儲(chǔ)存的電荷量上升。 而當(dāng)負(fù)載所橫跨的電壓到達(dá)目標(biāo)水平時(shí)，將使得上邊場(chǎng)效晶體管(high-sideFET)切換為 截止，下邊場(chǎng)效晶體管(low-side FET)切換為導(dǎo)通，此時(shí)電流將經(jīng)由電容器放電。因此藉 由上邊場(chǎng)效晶體管(high-side FET)與下邊場(chǎng)效晶體管(low-side FET)導(dǎo)通與截止的交 互切換，以使輸出電壓不隨電感電流的上升或下降而有所變動(dòng)。如圖1所示，一現(xiàn)有的切換控制器100包含一柵極控制集成電路(IC) 101、一上邊 場(chǎng)效晶體管102與一下邊場(chǎng)效晶體管104。此上邊場(chǎng)效晶體管102的漏極Dhs電性連接于 輸入電壓源Vin，且此上邊場(chǎng)效晶體管(high-sideFET) 102的源極Shs是與此下邊場(chǎng)效晶體 管(low-side FET) 104的漏極Dls電性連接。此下邊場(chǎng)效晶體管(low-side FET) 104的源 極Sls連接于接地端。而此上邊場(chǎng)效晶體管(high-side FET) 102的柵極Ghs與此下邊場(chǎng)效 晶體管(low-side FET) 104的柵極Qs分別與此柵極控制集成電路(IC) 301的上邊輸出HS 與下邊輸出LS做電性連接。當(dāng)足夠的電壓作用于晶體管柵極上時(shí)，將產(chǎn)生相對(duì)應(yīng)的電流于 漏極與源級(jí)之間。經(jīng)由電壓電流的控制操作，使此上邊場(chǎng)效晶體管(high-side FET) 102的 柵級(jí)Ghs與此下邊場(chǎng)效晶體管(high-sideFET) 104的柵級(jí)Gls將交互導(dǎo)通與截止。而此柵極 控制集成電路(IC)IOl具有一輸入腳位IN，其是用以接收一輸入訊號(hào)并且驅(qū)動(dòng)此柵極控制 集成電路(IC)IOl的輸出為上邊輸出HS或下邊輸出LS。此外，一電感器106連接于此上邊 場(chǎng)效晶體管(high-side FET) 102的源極Shs與此下邊場(chǎng)效晶體管(low-side FET) 104的漏 極I\s所相連的接面處。而一負(fù)載108是串接于此電感器106與接地端之間，且此負(fù)載108 將橫跨一輸出電壓\。當(dāng)此上邊場(chǎng)效晶體管(high-side FET) 102與此下邊場(chǎng)效晶體管 (low-sideFET) 104即將做導(dǎo)通與截止的切換時(shí)，晶體管的柵級(jí)Ghs與Qs將保持原導(dǎo)通或截 止一段時(shí)間。而藉由分壓網(wǎng)絡(luò)112對(duì)輸出電壓VJ故取樣以得到一反饋電壓VFB。此反饋電壓Vfb經(jīng)由一比較器114與一目標(biāo)電壓Vto相比較，其中此目標(biāo)電壓Vtm是由一目標(biāo)電壓產(chǎn)生器116所產(chǎn)生。當(dāng)此反饋電壓Vfb相等于此目標(biāo)電壓Vto時(shí)，此比較器114將產(chǎn)生觸發(fā)訊 號(hào)以使上邊場(chǎng)效晶體管(high-side FET) 102與此下邊場(chǎng)效晶體管(low-side FET) 104分 別做導(dǎo)通與截止的切換。此外，有一電容器110與此負(fù)載108并接。此電容器將延遲橫跨于 此負(fù)載108的輸出電壓相對(duì)于通過此負(fù)載108的電流。如此便將造成輸出電壓的不穩(wěn)定。如上所述，此現(xiàn)有的切換控制器100利用輸出電壓Vq的漣波去調(diào)整輸出電流。不過此漣波對(duì)于某些電路應(yīng)用是相當(dāng)不適當(dāng)?shù)?。因此將藉由?ESR去控制輸出電壓的上升與 下降。為達(dá)到此目的，此ESR需足夠大以使得此電容器110的作用如同電阻器。而橫跨于 此負(fù)載108的輸出電壓Vq的相位相對(duì)領(lǐng)先通過于此負(fù)載108的電流Iy如圖2A所示，每個(gè) 周期的開始此上邊場(chǎng)效晶體管(high-side FET) 102為導(dǎo)通，此下邊場(chǎng)效晶體管(low-side FET) 104為截止，在一固定時(shí)間Tqn結(jié)束后，此上邊場(chǎng)效晶體管(high-side FET) 102切換為 截止，此下邊場(chǎng)效晶體管(low-side FET) 104切換為導(dǎo)通，這狀態(tài)將持續(xù)到此輸出電壓V。下 降至小于此目標(biāo)電壓Vta,為止。而當(dāng)此ESR過于小時(shí)，將使電容器110作用無法如同電阻 器，將造成輸出電壓\相位落后于電感電流l·。如圖2B所示，此輸出電壓\之所以不穩(wěn)定 是由于此反饋電壓Vfb的相位過于落后電感電流込的相位，以致于此比較器110無法實(shí)時(shí) 觸發(fā)新周期以使此輸出電壓V。實(shí)時(shí)提升。而此上邊場(chǎng)效晶體管(high-side FET) 102與此 下邊場(chǎng)效晶體管(low-side FET) 104交互切換導(dǎo)通，將使電感電流Il由上升逐漸至下降但 此輸出電壓\將不會(huì)隨之變動(dòng)，然而此結(jié)果將使柵極電壓VHse與V·在每一周期切換不只 一次，以至于輸出將變的很不穩(wěn)定。為解決輸出電壓\的相位落后問題，對(duì)于與此電容器串接的ESR須足夠大，以使 輸出電壓I的相位超前電感電流l·進(jìn)而使操作穩(wěn)定。舉例來說，使用陶瓷電容器須與20 毫歐的ESR相匹配，但使用鉭材質(zhì)電容器則須與200-600毫歐的ESR相匹配。然而，匹配的 計(jì)算對(duì)于設(shè)計(jì)者來說相當(dāng)困難。由于柵極控制集成電路(IC)IOl與場(chǎng)效晶體管102、104是 由第一制造者所制造封裝，而負(fù)載108與電容器110是由第二制造者所制造。因此，此ESR 通常經(jīng)由第一制造者所控制，此外，與此ESR搭配的電容器110的制造會(huì)受制造的方法、材 料與溫度等因素影響。尚有另解決方法是藉由電流追隨器去控制場(chǎng)效晶體管102與104的觸發(fā)。此方法 將使輸出電壓得以保持相位領(lǐng)前于所追隨的電流，但電流追隨器的制造過于復(fù)雜且須增加 額外硬件成本，此外，此電感106的電感量具有特定范圍的限制方能使電流追隨器得以正 常操作，而對(duì)于電感量的計(jì)算有諸多考慮的因子，因此并不經(jīng)常實(shí)行。

發(fā)明內(nèi)容
本發(fā)明的主要目的是提供一種電壓電流控制裝及方法，其經(jīng)由比較器對(duì)所擷取的 四種輸入訊號(hào)做比較，以達(dá)到控制上場(chǎng)效晶體管與下場(chǎng)效晶體管交互導(dǎo)通與截止的切換， 進(jìn)而使輸出電壓達(dá)到穩(wěn)定。本發(fā)明的另一目的是提供一種電壓電流控制裝及方法，其藉由致能訊號(hào)以達(dá)到同 時(shí)關(guān)閉上邊場(chǎng)效晶體管與下邊場(chǎng)效晶體管的功效。進(jìn)而使通過負(fù)載的電流為零以儲(chǔ)存電能 減少電能消耗。本發(fā)明的再一目的是提供一種電壓電流控制裝及方法，其能夠于沒有等效串連電阻的情況下，達(dá)到穩(wěn)定輸出電壓的功效，適合應(yīng)用于各種階層的集成電路的電源設(shè)計(jì)。本發(fā)明的又一目的是提供一種電壓電流控制裝及方法，其不須依賴電流追隨器，且不須在空間有限的集成電路中預(yù)先固定電感的擺放位置。以能夠有效節(jié)省硬件空間。為達(dá)到上述目的，本發(fā)明在周期開始時(shí)，上邊場(chǎng)效晶體管為導(dǎo)通，下邊場(chǎng)效晶體管 為截止。經(jīng)過一定時(shí)間后，上邊場(chǎng)效晶體管(FET)將切換為截止，下邊場(chǎng)效晶體管(FET)則 將切換為導(dǎo)通。此刻將感測(cè)第一輸入訊號(hào)、第二輸入訊號(hào)、第三輸入訊號(hào)及第四輸入訊號(hào)。 當(dāng)?shù)诙斎胗嵦?hào)等于第三輸入訊號(hào)與第四輸入訊號(hào)相加減去第一輸入訊號(hào)時(shí)，將更新所儲(chǔ) 存的第一輸入訊號(hào)，并重新開始周期，如此周期循環(huán)將使輸出電壓趨于穩(wěn)定。底下藉由具體實(shí)施例配合所附的圖式詳加說明，當(dāng)更容易了解本發(fā)明的目的、技 術(shù)內(nèi)容、特點(diǎn)及其所達(dá)成的功效。


圖1是現(xiàn)有的切換控制器的電路示意圖；圖2A與圖2B分別是現(xiàn)有的切換控制器操作時(shí)序圖；圖3是本發(fā)明的切換控制裝置的電路方塊圖；圖4是本發(fā)明的電壓電流控制方法的流程圖；圖5是本發(fā)明的電壓電流控制時(shí)序圖；圖6是本發(fā)明的裝置的操作范例時(shí)序圖。
具體實(shí)施例方式本發(fā)明提出一種電壓電流控制裝置與方法是利用萃取此控制裝置中的電感電流 并轉(zhuǎn)換為反饋電壓Vfb以達(dá)到控制的目的。此電感電流具有直流電流Id。與交流電流Ia。兩 種電流成份。因此，此電感電流込可表示為<formula>formula see original document page 6</formula>而此反饋電壓Vfb可藉 由此電感電流l·、一漏極源極導(dǎo)通電阻Rds_。n與一增益因子G所表示<formula>formula see original document page 6</formula>
從微量來看，前周期的電感電流的直流量表示為Id。(t_At)，其將經(jīng)由樣本保持電 路所取得。而電感電流的交流量平均值為零，因此，<formula>formula see original document page 6</formula>將表示為 <formula>formula see original document page 6</formula>。而<formula>formula see original document page 6</formula>的數(shù)值將與一目標(biāo)電壓 Vto相比較。此電壓電流控制裝置包含一上邊場(chǎng)效晶體管(high-side FET)、一下邊場(chǎng)效晶 體管(low-side FET)、一柵極控制集成電路(IC)、一樣本保持電路(sampleand hold circuit)及一比較器。此下邊場(chǎng)效晶體管(FET)與此上邊場(chǎng)效晶體管(FET)皆具有一源 極、一柵極及一漏極，且此下邊場(chǎng)效晶體管的此源極是連接于接地端，此上邊場(chǎng)效晶體管的 此源極是與此下邊場(chǎng)效晶體管的此漏極做電性連接，且此上邊場(chǎng)效晶體管的漏極是連接于 一輸入電壓源。此柵極控制集成電路(IC)的上邊輸出是與此上邊場(chǎng)效晶體管的柵極做電 性連接，此柵極控制集成電路(IC)的下邊輸出是與此下邊場(chǎng)效晶體管的柵極做電性連接。 此樣本保持電路(sample and hold circuit)，當(dāng)此下邊場(chǎng)效晶體管(FET)為導(dǎo)通時(shí)，在周 期的部份期間用以樣本或儲(chǔ)存通過一負(fù)載的電流。當(dāng)一第二輸入訊號(hào)相等于一第三輸入訊號(hào)與一第四輸入訊號(hào)做相加后減去前周期所儲(chǔ)存的一第一輸入訊號(hào)，比較器將觸發(fā)新周期開始。Vtar = ILRds-。n+VFB-Is/HRds-on另一說法為將兩個(gè)輸入至此比較器的組合訊號(hào)CSl與CS2做比較，其中CSl = Is/ HRdS-on+Vtar; CS2 = ILRds-on+VFB,當(dāng)CSl = CS2條件成立時(shí)，此比較器將觸發(fā)新周期開始。而此比較器(comparator)的輸出是與此柵極控制集成電路(IC)的輸入相連接， 且此比較器輸入是用以接收此第一輸入訊號(hào)、此第二輸入訊號(hào)、此第三輸入訊號(hào)與此第四 輸入訊號(hào)的組合訊號(hào)。其中此第二輸入訊號(hào)為此目標(biāo)電壓，此第三輸入訊號(hào)為通過此負(fù)載 的電流，而此第四輸入訊號(hào)為橫跨于該負(fù)載的輸出電壓。當(dāng)此第一輸入訊號(hào)與此第二輸入 訊號(hào)總合等于此第三輸入訊號(hào)與此第四輸入訊號(hào)總合時(shí)，此比較器將產(chǎn)生一觸發(fā)訊號(hào)以觸 發(fā)新周期開始，新周期開始即表示此上邊場(chǎng)效晶體管(high-side FET)為導(dǎo)通，此下邊場(chǎng)效 晶體管(low-side FET)為截止。而此電壓電流控制方法在周期開始時(shí)，在一固定時(shí)間Ton的期間，此上邊場(chǎng)效晶體 管(high-side FET)為導(dǎo)通，此下邊場(chǎng)效晶體管(low-side FET)為截止。隨著此固定時(shí) 間(fixed time)TQN的結(jié)束，該上邊場(chǎng)效晶體管(FET)將切換為截止，該下邊場(chǎng)效晶體管 (low-side FET)將切換為導(dǎo)通。此刻將感測(cè)此第一輸入訊號(hào)、此第二輸入訊號(hào)、此第三輸 入訊號(hào)及該此第四輸入訊號(hào)。其中，此第一輸入訊號(hào)為樣本保持期間的電流，此第二輸入訊 號(hào)為橫跨該負(fù)載的目標(biāo)電壓，此第三輸入訊號(hào)為通過該負(fù)載的電流，此第四輸入訊號(hào)為將 橫跨于該負(fù)載的電壓經(jīng)分壓后所得的反饋電壓。當(dāng)此第二輸入訊號(hào)等于此第三輸入訊號(hào)與 此第四輸入訊號(hào)相加減去前周期所儲(chǔ)存的此第一輸入訊號(hào)，將更新所儲(chǔ)存的此第一輸入訊 號(hào)，并重新開始周期。如圖3所示，為本發(fā)明的切換控制裝置的電路方塊圖。300的架構(gòu)方塊圖，其包含 一柵極控制集成電路(IC) 301，一上邊場(chǎng)效晶體管(high-Side FET) 302與一下邊場(chǎng)效晶體 管(low-side FET) 304。此上邊場(chǎng)效晶體管(high-sideFET) 302的一漏級(jí)Dhs是電性連接于 一輸入電壓源Vin，且此上邊場(chǎng)效晶體管(high-side FET) 302的一源級(jí)Shs與此下邊場(chǎng)效晶 體管(low-side FET) 304的一漏級(jí)Dls電性連接。此下邊場(chǎng)效晶體管(low-side FET) 304 的一源級(jí)、電性連接于接地端。而此上邊場(chǎng)效晶體管(high-side FET) 302的一柵級(jí)Ghs 與此下邊場(chǎng)效晶體管(low-side FET) 304的一柵級(jí)Gls分別與此柵極控制集成電路(IC) 301 的一上邊輸出HS與下邊輸出LS做電性連接。當(dāng)足夠電壓作用于晶體管柵極時(shí)，將產(chǎn)生相 對(duì)應(yīng)的電流于漏極與源級(jí)之間。經(jīng)由電壓電流的控制操作，此上邊場(chǎng)效晶體管(high-side FET) 302的柵級(jí)Ghs為導(dǎo)通狀態(tài)，且此下邊場(chǎng)效晶體管(high-side FET) 304的柵級(jí)Gls則為 截止?fàn)顟B(tài)，反之亦然。此柵極控制集成電路(IC) 301具有一輸入腳位IN，其用以接收一輸入 訊號(hào)并驅(qū)動(dòng)此柵極控制集成電路(IC) 301的上邊輸出HS或下邊輸出LS。一電感器306連接于此上邊場(chǎng)效晶體管(high-side FET) 302的源極Shs與此下邊 場(chǎng)效晶體管(low-side FET) 304的漏極Dls的接面處。一負(fù)載308串連于此電感器306與接 地端之間。且在此負(fù)載308上將會(huì)橫跨一輸出電壓V。。而一電容器310并接于此負(fù)載308 與接地端之間。一電流傳感器(current sensor) 319連接于此下邊場(chǎng)效晶體管 (low-sideFET) 304 與一樣本保持電路(sample and hold circuit) 318 之間。此電流傳感 器(current sensor) 319用以產(chǎn)生一第一輸入訊號(hào)。此第一輸入訊號(hào)(Is/HRds_。n)中的電流Is/H的生成長(zhǎng)為當(dāng)一下邊電阻為導(dǎo)通與一上邊電阻為截止時(shí)，在一先前周期的樣本保持 期間內(nèi)所產(chǎn)生的一成比例電流。其中此電流Is/H為此電感的電感電流或此下邊場(chǎng)效晶體 管(low-Side FET)304導(dǎo)通時(shí)，漏極與源極間的電流。此樣本保持電路(sample and hold CirCUit)318藉由此負(fù)載接面的電流在部份周期的時(shí)間點(diǎn)，以產(chǎn)生一成比例樣本電流或儲(chǔ) 存此第一輸入訊號(hào)中此成比例電流部份，當(dāng)下邊場(chǎng)效晶體管(low-side FET)304導(dǎo)通時(shí)，此 樣本保持電路(sample and hold circuit) 318在周期接近結(jié)束的狹小時(shí)間窗口期間內(nèi)，擷 取此下邊場(chǎng)效晶體管(low-side FET)304的漏極與源極間的電流，以做為更新此第一輸入 訊號(hào)的更新數(shù)值。
一目標(biāo)電壓產(chǎn)生器(target voltage generator) 316與此第一訊號(hào)合成器(first signal combiner) 315 才目3 _。目豐示電β /^ (target voltagegenerator) 316 M Uf 生一第二輸入訊號(hào)Vt 。一電流傳感器(current sensor) 311與此電感器306做電性連接，其用以 感測(cè)電感器306的電感電流Iy并傳送一第三輸入訊號(hào)至一第二訊號(hào)合成器(signal combiner) 313與此樣本保持電路(sample and hold circuit)318。此第三輸入訊號(hào)為此 負(fù)載上的電流。一分壓電路或一電壓傳感器(voltage sensor) 312與負(fù)載308相連接，并用以取 樣輸出電壓％以產(chǎn)生一第四輸入訊號(hào)，而此第四輸入訊號(hào)為一反饋電壓VFB。一比較器(comparator) 314的輸出端與此柵極控制集成電路(IC) 301的輸入端IN 相連接。此第一訊號(hào)合成器(first signal combiner) 315連接此比較器(comparator) 314， 并將第一輸入訊號(hào)與第二輸入訊號(hào)相加后的訊號(hào)傳送至此比較器(comparator) 314。而 此第二訊號(hào)合成器(signal combiner) 313與此比較器(comparator) 314相連接，并 將第三輸入訊號(hào)與第四輸入訊號(hào)相加再減去第一輸入訊號(hào)后的訊號(hào)傳送至此比較器 (comparator) 314。因此，此比較器(comparator) 314經(jīng)由此第一訊號(hào)合成器(first signal combiner) 315與此第二訊號(hào)合成器(signal combiner) 313將第一輸入訊號(hào)、第二輸入訊 號(hào)、第三輸入訊號(hào)與第四輸入訊號(hào)接收進(jìn)來。當(dāng)?shù)谝惠斎胗嵦?hào)與第二輸入訊號(hào)的總合相等 于第三輸入訊號(hào)與第四輸入訊號(hào)時(shí)，此比較器(comparator) 314將于輸出端產(chǎn)生一觸發(fā)訊 號(hào)。此觸發(fā)訊號(hào)用以觸發(fā)，以開始一新周期以使得上邊場(chǎng)效晶體管(high-side FET)302為 導(dǎo)通而此下邊場(chǎng)效晶體管(low-side FET) 304為截止。此電壓電流控制裝置300具有一負(fù)載感測(cè)電路(load sensing circuit) 320用以 感測(cè)負(fù)載308的電流。而此負(fù)載感測(cè)電路(load sensing circuit) 320與此柵極控制集 成電路(IC) 301之致能輸入端EI做電性連接，并將產(chǎn)生一致能訊號(hào)；當(dāng)電流L(DC)通過負(fù) 載308，且低于所預(yù)設(shè)的負(fù)載電流門坎時(shí)，此致能訊號(hào)將使此柵極控制集成電路(IC) 301停 止輸出運(yùn)作，以達(dá)到同時(shí)截止此上邊場(chǎng)效晶體管(high-side FET) 302與此下邊場(chǎng)效晶體管 (low-side FET) 304的功效，以儲(chǔ)存電能?？偨Y(jié)來說，此比較器(comparator) 314將比較以下四種訊號(hào)第一輸入訊號(hào)(‘!^‘。^，其中的電流工^的生成長(zhǎng)為當(dāng)一下邊電阻為導(dǎo)通與一上 邊電阻為截止時(shí)，在一先前周期的樣本保持期間內(nèi)所產(chǎn)生的一成比例電流。其中此電流Is/ η為此電感的電感電流或此下邊場(chǎng)效晶體管(low-sideFET) 304導(dǎo)通時(shí)，漏極與源極間的電流。
第二輸入訊號(hào)Vtar，其經(jīng)由此目標(biāo)電壓產(chǎn)生器(target voltage generator) 316所 產(chǎn)生。第三輸入訊號(hào)為通過負(fù)載308上的電流。第四輸入訊號(hào)為反饋電壓Vfb，其經(jīng)由輸出電壓\分壓所得。
—個(gè)很重要的樣本Is/H，其于周期的末端產(chǎn)生，當(dāng)此下邊場(chǎng)效晶體管(low-side FET) 304導(dǎo)通且此上邊場(chǎng)效晶體管(high-side FET) 302截止時(shí)，在周期時(shí)間內(nèi)將有狹小的 樣本保持期間，以做為比較的時(shí)間窗口。舉例來說，此樣本保持期間的周期范圍為一奈秒或幾十奈秒，這將取決于電壓電 流控制裝置300的電路組件設(shè)計(jì)。此樣本保持電路(sample and holdcircuit) 318其于 周期中的一 s/h期間啟動(dòng)，且此比較器(comparator) 314將計(jì)算與比較Vt +Is/HRds_。n = IsensRds-on+VpB的方程式是否成立。而此s/h期間的時(shí)間長(zhǎng)度必需足夠能正確的將Is/HRds-。n所 生成的電壓做更新、儲(chǔ)存至一電容器或是一相似的儲(chǔ)能組件或轉(zhuǎn)換為一記憶形態(tài)。當(dāng)此S/ h期間完成后，在新周期開始之前將會(huì)有一段靜止時(shí)間。圖4為本發(fā)明的電壓電流控制方法的流程圖。一控制方法流程400相對(duì)應(yīng)于 第三圖所示的電壓電流控制裝置。在周期開始時(shí)，在一固定時(shí)間Tw內(nèi)，此柵極控制集成 電路(IC)301將使得此上邊場(chǎng)效晶體管(high-side FET) 302導(dǎo)通且此下邊場(chǎng)效晶體管 (low-side FET) 304截止，這相對(duì)于402的步驟。在此固定時(shí)間Tw結(jié)束后，此下邊場(chǎng)效晶體 管(low-side FET) 304將導(dǎo)通，此上邊場(chǎng)效晶體管(high-side FET) 302則截止，相對(duì)于404 的步驟。其后如406的步驟，將傳送第一輸入訊號(hào)、第二輸入訊號(hào)、第三輸入訊號(hào)、第四輸入 訊號(hào)的信息以供計(jì)算比較，并且等待觸發(fā)訊號(hào)觸發(fā)以產(chǎn)生新周期如408的步驟。而如第三 圖描述可知第一輸入訊號(hào)Is/HRds_。n為在樣本保持期間內(nèi)的一成比例電流，第二輸入訊號(hào)Vto 為目標(biāo)電壓產(chǎn)生器(target voltage generator) 316所產(chǎn)生，第三輸入訊號(hào)ILRds,為通過 負(fù)載308上的電流，第四輸入訊號(hào)為反饋電壓Vfb，其經(jīng)由輸出電壓Vtj分壓所得。如410的步驟，將四個(gè)輸入訊號(hào)做比較。而如412的步驟，比較的判斷條件為第二 輸入訊號(hào)等于第三輸入訊號(hào)與第四輸入訊號(hào)做相加后減去前周期所儲(chǔ)存的第一輸入訊號(hào) 數(shù)值，此方程式如以下所示之Vtar = ILRds-。n+VFB-Is/HRds-on當(dāng)上述方程式條件成立時(shí)，如414的步驟，將更新所儲(chǔ)存的此第一輸入訊號(hào)的數(shù) 值，并且如414的步驟，結(jié)束舊周期開始新周期。而另一方面，當(dāng)上述方程式條件不成立時(shí)， 則此控制方法流程400將回到408的步驟以等待下個(gè)觸發(fā)訊號(hào)的來臨。圖5與圖6為相對(duì)于第三圖與圖4的時(shí)序圖。如圖5所示，其中第一圖形表示上 邊場(chǎng)效晶體管(high-side FET)302的柵極電壓VHse周期時(shí)間。圖2表示此樣本保持電路 (sample and hold circuit) 318觸發(fā)訊號(hào)周期時(shí)間。圖3表示電感電流込周期時(shí)間。其中當(dāng) 此上邊場(chǎng)效晶體管(high-side FET) 302導(dǎo)通時(shí)，此電感電流Il將上升；反之當(dāng)此上邊場(chǎng)效 晶體管(high-side FET)302截止時(shí)，此電感電流込則將下降。圖4表示訊號(hào)IJ ds_。n與訊號(hào) Is/HRds-。n周期的時(shí)間。從以上所述的圖2與圖4可看出當(dāng)此樣本保持電路(sample andhold circuit) 318將于周期末端做動(dòng)觸發(fā)，而此時(shí)此上邊場(chǎng)效晶體管(high-sideFET)302為截 止，并且電感電流隨之下降。對(duì)于大部份周期而言，第一輸入訊號(hào)Is/HRds_。n將維持前周期 結(jié)束時(shí)的數(shù)值。只有在狹小的觸發(fā)窗口如圖2所示，使此樣本保持電路(sample and holdcircuit) 318取IJ ds_。n的數(shù)值做為下個(gè)新周期的樣本。 圖5表示反饋電壓Vfb與組合訊號(hào)Vfb+ (Il-Is7h) Rds_。n周期時(shí)間。當(dāng)組合訊號(hào) Vfb+(Il-I S/H) Rds-on 相等于目標(biāo)電壓Vtm時(shí)，反饋電壓Vfb將更為的穩(wěn)定。
如圖6所示為此負(fù)載電流快速下降時(shí)的周期時(shí)序圖。其中最頂端圖形表示上邊 場(chǎng)效晶體管(high-side FET) 302的柵極電壓Vhsc周期時(shí)間。中間圖形表示電感電流^周 期時(shí)間。最底端圖形表示組合訊號(hào)VFB+(IfIs/H)Rds_。n和反饋電壓Vfb周期時(shí)間。當(dāng)電流保 持穩(wěn)定時(shí)，在此上邊場(chǎng)效晶體管(high-sideFET)302導(dǎo)通的時(shí)間周期內(nèi)將使得電壓保持固 定。而當(dāng)電流快速下降時(shí)，由于負(fù)載308電流隨之快速下降，如此將使此上邊場(chǎng)效晶體管 (high-sideFET)302的截止期間增加。在此增長(zhǎng)的截止期間，電流的下降意味的落后其先前 的平均數(shù)值。此時(shí)反饋電壓Vfb將會(huì)有微量的上升，但經(jīng)過幾個(gè)上邊場(chǎng)效晶體管(high-side FET) 302導(dǎo)通的周期后，此反饋電壓Vfb將逐漸趨于穩(wěn)定。當(dāng)在一次已經(jīng)確定的穩(wěn)定電流產(chǎn) 生時(shí)，上邊場(chǎng)效晶體管(high-side FET) 302與其下邊場(chǎng)效晶體管(low-side FET) 304交換 導(dǎo)通與截止的周期及電感電流IL將如同先前一樣，并且產(chǎn)生新的穩(wěn)定DC數(shù)值。以下將對(duì)上述內(nèi)容做更詳細(xì)解釋。在此上邊場(chǎng)效晶體管(high-side FET) 302為 截止時(shí)，相對(duì)于此下邊場(chǎng)效晶體管(low-side FET)304則為導(dǎo)通。當(dāng)此下邊場(chǎng)效晶體管 (low-side FET) 304導(dǎo)通增長(zhǎng)將得到相對(duì)低的輸出電壓V。。而電感器306將被視為一虛擬 的固定電流源，此電感器306的電感電流平均值等于通過負(fù)載308的電流。然而剛開始時(shí)， 通過負(fù)載308的電流將為下降，而電感器306則仍然保持初始的電感電流。因此，過剩的電 感電流將經(jīng)由此電容器310排放至接地端，如此將使輸出電壓\上升。由于輸出電壓\上 升造成反饋電壓Vfb隨之上升。而在經(jīng)過一陣循環(huán)之后電感電流l·逐漸減少，直到新周期 將有新電流通過負(fù)載308以持續(xù)保持輸出電壓V。。而在此實(shí)施例中，通過負(fù)載308的電流為此柵極控制集成電路(IC)301之致成輸 入的訊號(hào)來源。當(dāng)通過負(fù)載308的電流，低于所預(yù)設(shè)的負(fù)載電流門坎時(shí)，此致能訊號(hào)將使 此柵極控制集成電路(IC) 301停止輸出運(yùn)作，以達(dá)到同時(shí)關(guān)閉上邊場(chǎng)效晶體管(high-side FET) 302與此下邊場(chǎng)效晶體管(low-side FET) 304的功效。在如此短暫期間的操作模式下， 將同時(shí)使得上邊場(chǎng)效晶體管(high-side FET) 302與此下邊場(chǎng)效晶體管(low-side FET) 304 的柵極皆無法驅(qū)動(dòng)，進(jìn)而使通過負(fù)載308的電流為零，以達(dá)到儲(chǔ)存電能之作用。通常通過負(fù) 載308的電流為零時(shí)，DC電流Ide為零。然而由于此柵極控制集成電路(IC) 301的操作將 使得AC電流Ia。不為零。因此，即使在沒有電流通過負(fù)載308的情況下，此柵極控制集成電 路(IC) 301將仍然漏取電能。而經(jīng)由柵極控制集成電路(IC) 301的致能輸入將使上邊場(chǎng)效 晶體管(high-side FET) 302與此下邊場(chǎng)效晶體管(low-side FET) 304得以同時(shí)截止，并使 無電流通過負(fù)載308，以減少電能消耗。經(jīng)由上述實(shí)施例，本發(fā)明將不須依賴電流追隨器，且不須在空間有限的集成電 路中預(yù)先固定電感的擺放位置。再者，本發(fā)明的具體實(shí)施例能夠在沒有等效串連電阻 (equivalent series resistance,ESR)的情況下，將普遍應(yīng)用于各種階層的集成電路的電 源設(shè)計(jì)。以上所述的實(shí)施例僅為說明本創(chuàng)作的技術(shù)思想及特點(diǎn)，其目的在使熟習(xí)此項(xiàng)技藝 的人士能夠了解本創(chuàng)作之內(nèi)容并據(jù)以實(shí)施，當(dāng)不能以之限定本創(chuàng)作的專利范圍，即大凡依 本創(chuàng)作所揭示的精神所作之均等變化或修飾，仍應(yīng)涵蓋在本創(chuàng)作的專利范圍內(nèi)。
盡管本發(fā)明的內(nèi)容已經(jīng)通過上述優(yōu)選實(shí)施例作了詳細(xì)介紹，但應(yīng)當(dāng)認(rèn)識(shí)到上述的描述不應(yīng)被認(rèn)為是對(duì)本發(fā)明的限制。在本領(lǐng)域技術(shù)人員閱讀了上述內(nèi)容后，對(duì)于本發(fā)明的 多種修改和替代都將是顯而易見的。因此，本發(fā)明的保護(hù)范圍應(yīng)由所附的權(quán)利要求來限定。
權(quán)利要求
一種電壓電流控制裝置，其特征在于，包含一下邊場(chǎng)效晶體管(FET)，包含一源極、一柵極及一漏極，且所述下邊場(chǎng)效晶體管的所述漏極連接于接地端；一上邊場(chǎng)效晶體管(FET)，包含一源極、一柵極及一漏極，所述上邊場(chǎng)效晶體管的所述漏極連接于一輸入電壓源，且所述上邊場(chǎng)效晶體管的所述源極與所述下邊場(chǎng)效晶體管的所述漏極做電性連接；一柵極控制集成電路(IC)，包含一上邊輸出與一下邊輸出，所述上邊輸出與所述上邊場(chǎng)效晶體管的所述柵級(jí)做電性連接，所述下邊輸出與所述下邊場(chǎng)效晶體管的所述柵極做電性連接；一個(gè)樣本保持電路，其于所述下邊場(chǎng)效晶體管(FET)為導(dǎo)通，在周期的部份期間用以樣本或儲(chǔ)存通過一負(fù)載的一第一輸入訊號(hào)電流。一比較器，其輸出連接于所述柵極控制集成電路(IC)的輸入，并用以接收所述第一輸入訊號(hào)和一第二輸入訊號(hào)的組合訊號(hào)及一第三輸入訊號(hào)和一第四輸入訊號(hào)的組合訊號(hào)，所述第二輸入訊號(hào)為一目標(biāo)電壓，所述第三輸入訊號(hào)為電流周期通過所述負(fù)載的電流，所述第四輸入訊號(hào)為橫跨于所述負(fù)載的一輸出電壓，所述比較器將輸出一觸發(fā)訊號(hào)于所述第一輸入訊號(hào)與所述第二輸入訊號(hào)的總合相等于所述第三輸入訊號(hào)與所述第四輸入訊號(hào)的總合，并且所述觸發(fā)訊號(hào)用以觸發(fā)新周期的開始以使所述上邊場(chǎng)效晶體管(FET)為導(dǎo)通，所述下邊場(chǎng)效晶體管(FET)為截止。
2.如權(quán)利要求1所述的控制裝置，其特征在于，其中所述上邊場(chǎng)效晶體管(FET)與所述 下邊場(chǎng)效晶體管(FET)為金屬氧化層半導(dǎo)體場(chǎng)效晶體管(MOSFET)。
3.如權(quán)利要求1所述的控制裝置，其特征在于，其中所述下邊場(chǎng)效晶體管(FET)與所述 樣本保持電路之間具有電流傳感器，其用以產(chǎn)生所述第一輸入訊號(hào)。
4.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一目標(biāo)電壓產(chǎn)生器，所述目標(biāo)電 壓產(chǎn)生器與一第一訊號(hào)合成器相連接，并用以產(chǎn)生所述第二輸入訊號(hào)。
5.如權(quán)利要求1所述的控制裝置，其特征在于，其中所述樣本保持電路的接面具有電 流傳感器，其用以產(chǎn)生所述第三輸入訊號(hào)。
6.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一電壓傳感器，所述電壓傳感器 與所述負(fù)載相連接，并用以產(chǎn)生所述第四輸入訊號(hào)。
7.如權(quán)利要求1所述的控制裝置，其特征在于，其中所述樣本保持電路在周期接近結(jié) 束的狹小時(shí)間窗口期間內(nèi)，擷取所述下邊場(chǎng)效晶體管的所述漏極與所述源極間的電流，以 做為更新所述第一輸入訊號(hào)的更新依據(jù)。
8.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一電感器，所述電感器與所述負(fù) 載串連。
9.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一電容器，所述電容器與所述負(fù) 載并連。
10.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一負(fù)載感測(cè)電路，所述負(fù)載感 測(cè)電路與所述柵極控制集成電路(IC)之致能輸入做電性連接，并用以感測(cè)通過所述負(fù)載 的電流以產(chǎn)生一致能訊號(hào)，當(dāng)通過所述負(fù)載的電流低于所預(yù)設(shè)負(fù)載的電流門坎時(shí)，所述負(fù) 載感測(cè)電路所產(chǎn)生的所述致能訊號(hào)將使得所述上邊場(chǎng)效晶體管(FET)與所述下邊場(chǎng)效晶體管(FET)同時(shí)截止。
11.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一第一訊號(hào)合成器，所述第一 訊號(hào)合成器與所述比較器相連接，并用以接收且相加所述第一輸入訊號(hào)與所述第二輸入訊號(hào)。
12.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一訊號(hào)合成器，所述訊號(hào)合成 器與所述比較器相連接，并用以接收所述第一輸入訊號(hào)、所述第三輸入訊號(hào)及所述第四輸 入訊號(hào)，且將所述第三輸入訊號(hào)及所述第四輸入訊號(hào)相加減去所述第一輸入訊號(hào)后的結(jié) 果，輸出至所述比較器。
13.如權(quán)利要求1所述的控制裝置，其特征在于，更包括一第一訊號(hào)合成器，所述第一 訊號(hào)合成器與所述比較器相連接，并用以接收且相加所述第一輸入訊號(hào)與所述第二輸入訊 號(hào)。
14.一種電壓電流控制的方法，其特征在于，其包含一下邊場(chǎng)效晶體管(FET)，包含一 源極、一柵極及一漏極，一上邊場(chǎng)效晶體管(FET)，包含一源極、一柵極及一漏極，所述上邊 場(chǎng)效晶體管的所述源極與所述下邊場(chǎng)效晶體管的所述漏極電性連接成一接面，并且一負(fù)載 與所述接面做電性連接；(a)周期開始時(shí)，在一固定時(shí)間的期間，所述上邊場(chǎng)效晶體管(FET)為導(dǎo)通，所述下邊 場(chǎng)效電晶為(FET)為截止；(b)隨著所述固定時(shí)間的結(jié)束，所述上邊場(chǎng)效晶體管(FET)切換為截止，所述下邊場(chǎng)效 電晶為(FET)切換為導(dǎo)通；(c)于所述上邊場(chǎng)效晶體管(FET)為截止，所述下邊場(chǎng)效晶體管為導(dǎo)通，感測(cè)一第一輸 入訊號(hào)、一第二輸入訊號(hào)、一第三輸入訊號(hào)及一第四輸入訊號(hào)，其中(i)所述第一輸入訊號(hào)為一樣本保持期間的電流， ( )所述第二輸入訊號(hào)為橫跨所述負(fù)載的一目標(biāo)電壓，(iii)所述第三輸入訊號(hào)為通過所述負(fù)載的一電流，(iv)所述第四輸入訊號(hào)為將橫跨于所述負(fù)載的電壓經(jīng)分壓后所得的一反饋電壓；以及(d)判斷所述第二輸入訊號(hào)是否相等于所述第三輸入訊號(hào)與所述第四輸入訊號(hào)相加減 去前周期所儲(chǔ)存的所述第一輸入訊號(hào)，為相等將更新所儲(chǔ)存的所述第一輸入訊號(hào)，并重新 開始周期。
15.如權(quán)利要求14所述的控制方法，其特征在于，其中所述第一輸入訊號(hào)的數(shù)值是于 周期末端的狹小時(shí)間窗口內(nèi)所擷取。
16.如權(quán)利要求14所述的控制方法，其特征在于，其中一電容器與所述負(fù)載并連。
17.如權(quán)利要求14所述的控制方法，其特征在于，其中當(dāng)通過所述負(fù)載的電流低于所 預(yù)設(shè)的電流門坎時(shí)，將同時(shí)截止所述上邊場(chǎng)效晶體管與所述下邊場(chǎng)效晶體管。
18.如權(quán)利要求14所述的控制方法，其特征在于，其中將所述第一輸入訊號(hào)與所述第 二輸入訊號(hào)相加以產(chǎn)生一第一組合訊號(hào)，將所述第三輸入訊號(hào)與所述第四輸入訊號(hào)相加以 產(chǎn)生一第二組合訊，并且將所述第一組合訊與第二組合訊做比較。
19.如權(quán)利要求14所述的控制方法，其特征在于，將所述第三輸入訊號(hào)與所述第四輸 入訊號(hào)相加減去前周期所儲(chǔ)存的所述第一輸入訊號(hào)后的數(shù)值與所述第二輸入訊號(hào)做比較。
全文摘要
本發(fā)明涉及一種電壓電流控制裝置及方法，此電壓電流控制裝置包含一下邊場(chǎng)效晶體管(low-side FET)與一上邊場(chǎng)效晶體管(high-side FET)、一柵極控制集成電路(IC)、一樣本保持電路(sample and hold circuit)及一比較器，當(dāng)一第一輸入訊號(hào)與一第二輸入訊號(hào)總合等于一第三輸入訊號(hào)與一第四輸入訊號(hào)總合時(shí)，此比較器將產(chǎn)生一觸發(fā)訊號(hào)以開始新周期，以使得此上邊場(chǎng)效晶體管(high-side FET)為導(dǎo)通，此下邊場(chǎng)效晶體管(low-side FET)為截止，如此周期循環(huán)將使輸出電壓趨于穩(wěn)定。
文檔編號(hào)H02M3/335GK101809854SQ200880109158
公開日2010年8月18日 申請(qǐng)日期2008年9月11日 優(yōu)先權(quán)日2007年9月25日
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