專利名稱：用于o形環(huán)場(chǎng)效應(yīng)晶體管的改進(jìn)控制器的制作方法
用于o形環(huán)場(chǎng)效應(yīng)晶體管的改進(jìn)控制器
背景技術(shù)：
很多電力系統(tǒng)(power system )的結(jié)構(gòu)包括通過7>共電源總線(power bus ) 并聯(lián)連接的多個(gè)電源模塊(power module )。 O形環(huán)(ORing )電路元件一般 被包括在電源模塊(power supply module )的輸出和電源總線之間，以防止 一個(gè)電源模塊的故障拉低電源總線而導(dǎo)致電力系統(tǒng)完全故障?，F(xiàn)有若干種常 見的ORing元件設(shè)計(jì)，每一種設(shè)計(jì)都有一定的缺點(diǎn)。
一種常見的ORing元件是串聯(lián)布置在電源模塊的輸出和電源總線之間 的簡單二極管。當(dāng)電源模塊的輸出電壓充分大于電源總線上的電壓時(shí)，該二 極管被正向偏置，允許電流從電源模塊流向電源總線。然而，如果電源模塊 的輸出下降到低于電源總線的輸出，則二極管將被反向偏置。當(dāng)該二極管被 反向偏置時(shí)，基本可防止電源模塊從電源總線獲取反向電流，由此，防止電 力系統(tǒng)的潛在故障。
理想的二極管將是理想的ORing元件，但是實(shí)際的二極管具有相當(dāng)大的 正向電壓降，且對(duì)于很多應(yīng)用，與此相關(guān)聯(lián)的功耗使得簡單晶體管的使用不 具備吸引力。因此，在一些應(yīng)用中， 一般慣例是使用一個(gè)或多個(gè)場(chǎng)效應(yīng)晶體 管(FET)作為ORing元件?；跇?biāo)準(zhǔn)、額定電壓、成本、尺寸等的某一組 合，來選擇具有足夠低的導(dǎo)通電阻以便在合適的輸出電流條件下產(chǎn)生可接受 的功耗的一個(gè)FET或多個(gè)FET。
另 一常見ORing元件設(shè)計(jì)包括由比較器電路控制的一個(gè)或多個(gè)FET。比 較器電路檢測(cè)電源模塊的輸出電壓和電源總線上的電壓之差，并相應(yīng)地導(dǎo)通 或關(guān)斷FET。即，當(dāng)電源模塊和電源總線之間的電壓差大于閾值電壓時(shí)，(一 個(gè)或多個(gè))FET被導(dǎo)通。那么，允許輸出電流從電源模塊流向電源總線，壓 降基本等于輸出電流的量值與FET的導(dǎo)通電阻(或并聯(lián)的FET的等效電阻) 的乘積。當(dāng)電壓差小于閾值電壓時(shí)，F(xiàn)ET被偏置截止。
用于控制基于FET的ORing元件的比較器電路的缺點(diǎn)在于理想比較 器具有與它們的輸入電路相關(guān)聯(lián)的有限的偏移電壓。該偏移電壓意味著在設(shè) 置(或判斷)閾值電壓時(shí)總是存在某些誤差，而控制功能將在該閾值電壓導(dǎo) 通和關(guān)斷FET。如果閾值為正，對(duì)于某些足夠低的輸出電流，比較器將在開和關(guān)之間振蕩，且導(dǎo)致電源總線上出現(xiàn)階躍電壓。由于這一原因，基于比較
器的ORing控制電路一般被設(shè)計(jì)成具有小的但總為負(fù)的閾值。如果閾值為 負(fù)，則在該反方向的壓降足夠高以達(dá)到閾值并導(dǎo)致FET關(guān)斷之前，將允許相 當(dāng)大的反向電流從電源總線流向電源。
作為一個(gè)例子，市場(chǎng)上可購得的ORing FET集成電路的典型閾值為-IO 毫伏。在采用100A電源(或電源模塊)的典型系統(tǒng)中，并聯(lián)的ORingFET 電阻可以為500微歐或更小。-10毫伏的反向電壓將對(duì)應(yīng)于這樣的不希望的 情況，即，在FET截止之前，有至少20安培的電流從電源總線流到電源。

發(fā)明內(nèi)容
在一個(gè)廣義方面，本發(fā)明涉及一種在電源中使用的ORing元件。該ORing 元件可以包括場(chǎng)效應(yīng)晶體管(FET)、第一雙極晶體管和第二雙極晶體管。該 FET可以電連接在電源模塊的輸出和電源總線之間。該第 一雙極晶體管的發(fā) 射極可以電連接到FET的源極，并且第一雙極晶體管的集電極可以電連接到 FET的柵極。第二雙極晶體管可以連接成二極管形式，其發(fā)射極電連接到其 基極。第二雙極晶體管的發(fā)射極還可以電連接到第一雙極晶體管的基極。第 二雙極晶體管的集電極可以電連接到FET的漏極。這樣，該ORing電路可 以選擇性地從電源總線連接和隔離電源模塊。另外，多個(gè)電源模塊和ORing 元件可以被組合以形成單個(gè)電力系統(tǒng)。


結(jié)合附圖，本文通過舉例的方式描述了本發(fā)明的實(shí)施例，在附圖中 圖1示出了根據(jù)各個(gè)實(shí)施例的ORing元件的示意圖；和 圖2示出了根據(jù)各個(gè)實(shí)施例的電力系統(tǒng)的框圖。
具體實(shí)施例方式
本發(fā)明的實(shí)施例一般涉及ORing電路元件和實(shí)施其的電源。圖1示出了 根據(jù)本發(fā)明的各個(gè)實(shí)施例的示例性O(shè)Ring電路元件100的示意圖。電路元件 IOO具有用于接收電源模塊(圖1中未示出)提供的電壓的輸入節(jié)點(diǎn)108和 用于向電源總線(圖1中未示出)提供電壓的輸出節(jié)點(diǎn)110。電路元件100 還可以具有接收偏置電壓的偏置節(jié)點(diǎn)112。電路元件100包括場(chǎng)效應(yīng)晶體管(FET) 102,其可以電連接在輸入節(jié)點(diǎn)108和輸出節(jié)點(diǎn)110之間。例如，如 圖1所示，F(xiàn)ET 102的源極端子152可以耦合到輸入節(jié)點(diǎn)108，且漏極端子 154可以耦合到輸出節(jié)點(diǎn)110。這樣，通過改變FET 102的狀態(tài)，可以控制 輸入節(jié)點(diǎn)108和輸出節(jié)點(diǎn)110之間的電流。例如，當(dāng)FET 102被偏置為導(dǎo)通 狀態(tài)時(shí)，電流可以從輸入節(jié)點(diǎn)108流向輸出節(jié)點(diǎn)110。當(dāng)FET102不被偏置 為導(dǎo)通狀態(tài)時(shí)，電流可能受限和/或^t完全阻止。
ORing電路元件100還可以包括用于選擇性偏置FET 102的各種組件， 包括，例如，雙極晶體管104和106。晶體管104可以被連接成，使得其集 電極端子158耦合到FET 102的柵極端子156。晶體管104的發(fā)射極160被 耦合到FET 102的源極端子152。晶體管106可以被連接成，使得其發(fā)射極 164被短接到其基極166。這樣，晶體管106可以用作具有類似于二極管的 特性的兩端子器件(例如，"連接成二極管形式")。晶體管106的發(fā)射極164 和基極166可以被耦合到晶體管104的基極162。晶體管106的集電極168 可以被耦合到FET 102的漏極154。
在各個(gè)實(shí)施例中，晶體管104、 106可以通過偏置電流而被偏置。例如， 可以在晶體管104的集電極158提供第一偏置電流，且可以在晶體管106的 發(fā)射極164提供第二偏置電流。在各個(gè)實(shí)施例中，可以通過在與晶體管104 的集電極158相連的電阻器116和與晶體管106的發(fā)射極164相連的電阻器 118處提供偏置電壓，分別產(chǎn)生相應(yīng)的偏置電流。在圖1中示出的非限制實(shí) 施例中，由偏置電壓源112向電阻器116、 118提供偏置電壓，且通過齊納 二極管120和電阻器114相對(duì)于FET 102的源極152而被調(diào)整。應(yīng)當(dāng)意識(shí)到， 圖示的偏置組件112、 114、 116、 118僅用于示例性目的，且可以使用任意 合適的電路組件或其組合向晶體管104、 106提供偏置電流。
在操作中，F(xiàn)ET 102基于輸入電壓108和輸出電壓IIO之差被選擇性地 偏置。當(dāng)輸出110高于輸入108時(shí)，則FET102保持在其截止?fàn)顟B(tài)，從任意 電源模塊和/或與輸入108電連接的其他組件隔離輸出110。這可能是希望的， 因?yàn)檩斎腚妷?08相對(duì)于輸出電壓110的下降可能指示電源模塊或與輸入 108電相接的其他組件的故障。當(dāng)輸出IIO低于輸入108時(shí)，則FET102可 以被偏置成活動(dòng)模式(active mode)或完全導(dǎo)通，允許電流在輸入108和輸出 IIO之間流動(dòng)。
當(dāng)輸出IIO充分高于輸入108時(shí)，F(xiàn)ET 102的體二極管將被反向偏置。 由于IIO處的電壓比較高，被連接成二極管形式的晶體管106也被反向偏置。應(yīng)當(dāng)意識(shí)到，因?yàn)榫w管106在基極-集電極結(jié)兩端連接為二極管形式，它 可以比其他連接成二極管形式的配置承受更高的反向偏置電壓。在各個(gè)實(shí)施 例中，這可以使電路100在電源應(yīng)用中有用，其中晶體管106上的反向偏置 電壓可能相當(dāng)大。晶體管104可處于其飽和模式，其基極-集電極結(jié)和基極-發(fā)射極結(jié)都被正向偏置。這導(dǎo)致晶體管104的集電極電壓比較低，這使得 FET 102的柵極156的電壓保持在比較低的水平，從而使FET 102保持在截 止?fàn)顟B(tài)。
當(dāng)輸入108相對(duì)于輸出IIO開始上升時(shí)，F(xiàn)ET 102的體二極管可能變得 稍微地正向偏置。連接成二極管形式的晶體管106也可能變成正向偏置且可 以開始從晶體管104提取基極電流。這因而可以使晶體管104離開飽和狀態(tài)， 減小其集電極電流且增加其集電極電壓。當(dāng)晶體管104的集電極158的集電 極電壓增加時(shí)，F(xiàn)ET 102的柵極156的電壓開始上升，當(dāng)達(dá)到柵極閾值電壓 時(shí)，F(xiàn)ET 102轉(zhuǎn)變到活動(dòng)模式。在各個(gè)實(shí)施例中，當(dāng)輸出110的電流比較低 (例如，小于100mA)且具有低的體二極管偏置電壓(例如，小于10mV) 時(shí)，達(dá)到柵極閾值電壓。當(dāng)輸出IIO處的電流進(jìn)一步增加時(shí)，F(xiàn)ET102的導(dǎo) 通電阻可能變得突出，導(dǎo)致FET 102兩端的壓降以及FET 102的柵極156 的電壓更加快速地增加。因此，F(xiàn)ET 102最終可能轉(zhuǎn)變?yōu)橥耆珜?dǎo)通狀態(tài)。在 操作中，該電路的功能不同于比較器電路之處在于，F(xiàn)ET102的柵極-源極電 壓156-152與IIO處的輸出電流具有成比例的關(guān)系，而不是基于比較器的電 路的簡單的開或關(guān)。
FET 102被偏置導(dǎo)通的輸入108與輸出IIO之間的最低壓降(例如，F(xiàn)ET 102兩端的壓降)可以稱為電路100的"閾值電壓"。應(yīng)當(dāng)意識(shí)到，因?yàn)檫B接 成二極管形式的晶體管104的正向偏置電壓將比簡單的二極管更加緊密地匹 配晶體管106的基極-發(fā)射極電壓，電路100可以獲得更可重復(fù)和更低的閾 值電壓。為潛在地進(jìn)一步增加電路元件100的可重復(fù)性，晶體管104和106 可以被容納在單個(gè)封裝中，例如，被容納在6-pin-SOT-23封裝(諸如從ZETEX 可購買到的零件號(hào)ZXTD09N50DE6)中。這樣，晶體管104和106可以彼 此地?zé)岣櫍M(jìn)一步導(dǎo)致它們的行為相似。
應(yīng)當(dāng)意識(shí)到，當(dāng)輸出IIO處的電流比較低時(shí)，F(xiàn)ET將工作在其活動(dòng)狀態(tài)。 在這種狀態(tài)中，F(xiàn)ET 102以非歐姆方式作用(例如，其動(dòng)態(tài)阻抗高于歐姆定 律的得出的靜態(tài)計(jì)算)。因此，輸出110處的電流中的小變化會(huì)傾向于導(dǎo)致 FET102兩端壓降中的大變化。因此，即使ORing電路元件100的組件通常仍然受限。因?yàn)榻咏撝?，輸出電流中的小?br> 化會(huì)帶來FET 102兩端的壓降的大變化，如果輸出110的電流開始變?yōu)樨?fù)值， -它將帶來FET兩端的壓降中的大變化。這可以導(dǎo)致晶體管104、 106將FET 102的柵極156拉低且阻止基本負(fù)的輸出電流。
圖2示出了根據(jù)示例性電力系統(tǒng)200的各個(gè)實(shí)施例的框圖。該電力系統(tǒng) 包括多個(gè)電源模塊202。每個(gè)電源模塊202經(jīng)由類似于或等同于上述ORing 元件100的ORing元件100電連接到電源總線204。 ORing元件100的輸入 108被連接到其相應(yīng)的電源模塊202,而ORing元件100的輸出110被連接 到電源總線204。這樣，如上所述，ORing元件可以在相應(yīng)的電源模塊202 和電源總線204之間提供緩沖器。應(yīng)當(dāng)意識(shí)到，電源模塊202和ORing元件 100的數(shù)目可以根據(jù)特定應(yīng)用而變化。
在操作中，當(dāng)各個(gè)電源模塊202正常工作時(shí)，它們?cè)谳斎?08處提供比 輸出IIO和電源總線204上的電壓至少稍高一些的電壓。因此，相應(yīng)ORing 元件100的FET 102 (圖2中未示出)處于活動(dòng)狀態(tài)或飽和狀態(tài)，允許電源 模塊202和電源總線204之間的正向電流。如果電源模塊202故障，則它可 以拉低其相應(yīng)ORing元件100的輸入108。因此，ORing元件的FET 102將 .被轉(zhuǎn)變?yōu)榻刂範(fàn)顟B(tài)，防止故障的電源模塊202拉低電源總線204上的電壓。
當(dāng)在本文中使用時(shí)，術(shù)語"電力系統(tǒng)"是指任意電力結(jié)構(gòu)，包括獨(dú)立的 電源、電源組合等。而且，當(dāng)在本文中使用時(shí)，術(shù)語"電源模塊"或"模塊" 是指任意種類的來源功能電源、整流器、電力調(diào)節(jié)器、功率調(diào)節(jié)器、電壓 調(diào)節(jié)器、電流源、電池、發(fā)生器、變壓器等。
應(yīng)當(dāng)理解，本發(fā)明的附圖和描述已經(jīng)被簡化且僅用于說明與清晰理解本 發(fā)明目的相關(guān)的元件，同時(shí)為了清楚起見，排除了其他元件，例如，諸如上 述裝備的某些特定項(xiàng)等。本領(lǐng)域技術(shù)人員將意識(shí)到這些和其他元件可能是所 希望的。然而，因?yàn)檫@種元件在本領(lǐng)域中是已知的，且因?yàn)樗鼈儾⒉挥兄?更好地理解本發(fā)明，本文中沒有提供對(duì)這些元件的討i侖。
盡管已經(jīng)描述了本發(fā)明的若干實(shí)施例，顯然本領(lǐng)域技術(shù)人員將容易想到 這些實(shí)施例的各種調(diào)整、變更和修改，以獲得本發(fā)明的一些或全部優(yōu)點(diǎn)。例 如，各個(gè)組件的值可以變化。而且，還可以將各種組件(例如，電阻器、濾 波電容器等)添加到電路中或從電路中移除。因此本描述旨在覆蓋不偏離如 所附權(quán)利要求限定的本發(fā)明的范圍和精神的所有的這種調(diào)整、變更和修改。
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權(quán)利要求
1. 一種用于電源的O形環(huán)元件，該O形環(huán)元件包括場(chǎng)效應(yīng)晶體管FET，其電連接在所述電源的輸出和總線之間；第一雙極晶體管，其中該第一雙極晶體管的發(fā)射極電連接到所述FET的源極，并且其中該第一雙極晶體管的集電極電連接到所述FET的柵極；以及第二雙極晶體管，其中該第二雙極晶體管的發(fā)射極電連接到該第二雙極晶體管的基極和所述第一雙極晶體管的基極，并且其中該第二雙極晶體管的集電極電連接到所述FET的漏極。
2. 根據(jù)權(quán)利要求1所述的O形環(huán)元件，其中所述第一雙極晶體管的集電極電連接到第 一偏置電流。
3. 根據(jù)權(quán)利要求1所述的O形環(huán)元件，其中所述第二雙極晶體管的發(fā)射極電連接到第二偏置電流。
4. 根據(jù)權(quán)利要求1所述的O形環(huán)元件，其中所述第一雙極晶體管和所述第二雙極晶體管被容納在單個(gè)封裝中。
5. 根據(jù)權(quán)利要求4所述的O形環(huán)元件，其中所述單個(gè)封裝是6-pinSOT-23封裝。
6. —種電力系統(tǒng)，包^":第一電源模塊；公共電源總線；以及連接在所述第一電源模塊和所述公共電源總線之間的O形環(huán)元件，其中該O形環(huán)元件包括場(chǎng)效應(yīng)晶體管FET，其電連接在所述第一電源模塊和所述公共電源總線之間；第 一雙極晶體管，其中該第 一雙極晶體管的發(fā)射極電連接到所述FET的源極，并且其中該第一雙極晶體管的集電極電連接到所述FET的柵極；以及第二雙極晶體管，其中該第二雙極晶體管的發(fā)射極電連接到該第二雙極晶體管的基極和所述第 一雙極晶體管的基極，并且其中該第二雙極晶體管的集電極電連接到所述FET的漏極。
7. 根據(jù)權(quán)利要求6所述的電力系統(tǒng)，其中所述第一雙極晶體管的集電才及電連接到第 一偏置電流。
8. 根據(jù)權(quán)利要求6所述的電力系統(tǒng)，其中所述第二雙極晶體管的發(fā)射極電連接到第二偏置電流。
9. 根據(jù)權(quán)利要求6所述的電力系統(tǒng)，其中所述第一雙極晶體管和所述第二雙極晶體管被容納在單個(gè)封裝中。
10. 根據(jù)權(quán)利要求9所述的電力系統(tǒng)，其中所述單個(gè)封裝是6-pin SOT-23封裝。
11. 根據(jù)權(quán)利要求6所述的電力系統(tǒng)，還包括第二電源模塊；以及連接在該第二電源模塊和所述/^共電源總線之間的第二 O形環(huán)元件。
全文摘要
本發(fā)明提供了一種用于電源和/或電力系統(tǒng)的ORing元件。該ORing元件可包括場(chǎng)效應(yīng)晶體管(FET)、第一雙極晶體管和第二雙極晶體管。該FET可以電連接在輸入和輸出之間。該第一雙極晶體管的發(fā)射極可電連接到該FET的源極，該第一雙極晶體管的集電極可電連接到該FET的柵極。該第二雙極晶體管可以被連接成二極管形式，其發(fā)射極電連接到其基極。該第二雙極晶體管的發(fā)射極還可以電連接到該第一雙極晶體管的基極。該第二雙極晶體管的集電極可以電連接到該FET的漏極。
文檔編號(hào)H02J1/10GK101490922SQ200780027661
公開日2009年7月22日 申請(qǐng)日期2007年7月26日 優(yōu)先權(quán)日2006年7月27日
發(fā)明者布魯斯·A·弗雷德里克, 達(dá)里爾·韋斯普芬尼格 申請(qǐng)人:雅迪信科技有限公司