集成電路的制作方法
【專利摘要】本公開涉及一種集成電路，包括以交替和連續(xù)的方式被布置在第二導(dǎo)電類型的區(qū)域上的第一導(dǎo)電類型的多個(gè)第一半導(dǎo)體條帶和第二導(dǎo)電類型的多個(gè)第二半導(dǎo)體條帶，針對(duì)每個(gè)所述第一半導(dǎo)體條帶包括：多個(gè)偏置觸點(diǎn)；針對(duì)每個(gè)偏置觸點(diǎn)，能夠在所述偏置觸點(diǎn)上施加電勢(shì)的開關(guān)；兩個(gè)檢測(cè)觸點(diǎn)，被布置在所述第一半導(dǎo)體條帶的端部處；以及檢測(cè)電路，其激活引起所述開關(guān)的關(guān)斷以及與所述檢測(cè)觸點(diǎn)之間的電阻的閾值之間的比較。
【專利說(shuō)明】
集成電路
技術(shù)領(lǐng)域
[0001]本公開涉及集成電子電路，更特別地涉及被保護(hù)免受從電路的后表面執(zhí)行的攻擊的集成電路。
【背景技術(shù)】
[0002]集成電路有時(shí)經(jīng)歷來(lái)自剽竊者的攻擊，剽竊者旨在確定電路的結(jié)構(gòu)、修改其操作或者從中提取機(jī)密數(shù)據(jù)。可以從電路的后表面執(zhí)行攻擊，在電路的前表面處設(shè)置有導(dǎo)電跡線和諸如電容器、二極管或晶體管之類的部件。在攻擊期間，首先蝕刻后表面的一部分。從該蝕刻的部分，具有幾微米的寬度的空腔例如通過離子束來(lái)形成并且朝向上表面一路延伸至部件或?qū)щ娵E線。與部件或跡線的電觸點(diǎn)隨后被創(chuàng)建在空腔中，并且剽竊者使用這些觸點(diǎn)來(lái)分析在操作中的電路。
[0003]期望保護(hù)集成電路免受這一類型的攻擊，已知的設(shè)備具有各種缺點(diǎn)和實(shí)現(xiàn)問題?！緦?shí)用新型內(nèi)容】
[0004]本公開的目的是提供一種集成電路，以至少部分地解決現(xiàn)有技術(shù)中的上述問題。
[0005]因此，一個(gè)實(shí)施例提供了一種集成電路，包括以交替和連續(xù)的方式被布置在第二導(dǎo)電類型的區(qū)域上的第一導(dǎo)電類型的多個(gè)第一半導(dǎo)體條帶和第二導(dǎo)電類型的多個(gè)第二半導(dǎo)體條帶，針對(duì)每個(gè)所述第一半導(dǎo)體條帶包括:多個(gè)偏置觸點(diǎn)；針對(duì)每個(gè)偏置觸點(diǎn)，能夠在所述偏置觸點(diǎn)上施加電勢(shì)的開關(guān);兩個(gè)檢測(cè)觸點(diǎn)，被布置在所述第一半導(dǎo)體條帶的端部處；以及檢測(cè)電路，其激活引起所述開關(guān)的關(guān)斷以及與檢測(cè)觸點(diǎn)之間的電阻的閾值之間的比較。
[0006]根據(jù)實(shí)施例，所述閾值是在所述檢測(cè)觸點(diǎn)之間的第一半導(dǎo)體條帶的標(biāo)稱電阻。
[0007]根據(jù)實(shí)施例，每個(gè)檢測(cè)電路將所述偏置電勢(shì)施加至相關(guān)聯(lián)的所述第一半導(dǎo)體條帶的所述檢測(cè)觸點(diǎn)中的一個(gè)檢測(cè)觸點(diǎn)。
[0008]根據(jù)實(shí)施例，檢測(cè)電路由兩個(gè)第一半導(dǎo)體條帶共用，與一個(gè)第一半導(dǎo)體條帶相關(guān)聯(lián)的閾值是另一個(gè)第一半導(dǎo)體條帶的所述檢測(cè)觸點(diǎn)之間的電阻。
[0009]根據(jù)實(shí)施例，針對(duì)每個(gè)第一半導(dǎo)體條帶，所述開關(guān)是形成于在所述第一半導(dǎo)體條帶旁邊的第一半導(dǎo)體條帶內(nèi)或上的MOS晶體管。
[0010]根據(jù)實(shí)施例，與第一半導(dǎo)體條帶相關(guān)聯(lián)的所述檢測(cè)電路包括形成于在所述第一半導(dǎo)體條帶旁邊的第一半導(dǎo)體條帶內(nèi)或上的MOS型晶體管。
[0011]根據(jù)實(shí)施例，每個(gè)檢測(cè)電路能夠在相關(guān)聯(lián)的所述第一半導(dǎo)體條帶(7)的所述檢測(cè)觸點(diǎn)之間施加在300至500mV的范圍內(nèi)的電壓。
[0012]根據(jù)實(shí)施例，所述第一半導(dǎo)體條帶和所述第二半導(dǎo)體條帶的寬度小于2.5μπι，并且它們的長(zhǎng)度大于ΙΟΟμπι。
[0013]根據(jù)實(shí)施例，所述檢測(cè)電路相繼被激活，一次激活單個(gè)檢測(cè)電路。
[0014]在本公開的各個(gè)實(shí)施例中，能夠保護(hù)集成電路免受從電路的后表面執(zhí)行的攻擊。
[0015]將結(jié)合附圖在對(duì)具體實(shí)施例的以下非限制性描述中詳細(xì)討論前述以及其它特征和優(yōu)點(diǎn)。
【附圖說(shuō)明】
[0016]圖1A是集成電路的示例的局部簡(jiǎn)化頂視圖；
[0017]圖1B是圖1A中所示的集成電路的局部簡(jiǎn)化截面圖；
[0018]圖1C示出了簡(jiǎn)化的并且不同比例的圖1A的頂視圖；
[0019]圖2A和圖2B圖示出對(duì)圖1A中所示的電路的攻擊；
[0020]圖3A是被保護(hù)免受攻擊的集成電路的實(shí)施例的局部簡(jiǎn)化頂視圖；
[0021]圖3B示出了被連接至檢測(cè)電路的圖3A中所示的集成電路的條帶；
[0022]圖4以不同比例示出了圖3A的頂視圖；
[0023]圖5示出了圖3B的簡(jiǎn)化視圖并且詳述了檢測(cè)電路的示例；
[0024]圖6示出了被連接至檢測(cè)電路的另一實(shí)施例的圖3A中所示的集成電路的兩個(gè)條帶；以及
[0025]圖7是能夠被保護(hù)免受攻擊的另一類型的集成電路的局部簡(jiǎn)化截面圖。
【具體實(shí)施方式】
[0026]在不同的附圖中利用相同的附圖標(biāo)記指代了相同的元件，并且此外各個(gè)附圖未必成比例。為了清楚，僅示出和詳述了對(duì)于理解所描述的實(shí)施例有用的那些步驟和元件。
[0027]在以下描述中，當(dāng)提及形容相對(duì)關(guān)系的術(shù)語(yǔ)(諸如“上”、下等術(shù)語(yǔ))時(shí)，參考圖1B、圖2A和圖7中所涉及的元件的定向。
[0028]在本說(shuō)明書中，術(shù)語(yǔ)“連接”指示兩個(gè)元件之間的直接電連接，而術(shù)語(yǔ)“耦合”指示兩個(gè)元件之間的可以是直接的或者經(jīng)由一個(gè)或多個(gè)其它無(wú)源或有源部件(諸如電阻器、電容器、電感、二極管、晶體管等)的電連接。
[0029]圖1A是集成電路I的示例的局部簡(jiǎn)化頂視圖。圖1B是沿著圖1A中所示的折線B-B的集成電路I的簡(jiǎn)化截面圖。
[0030]集成電路I包括半導(dǎo)體支撐件3，例如P型摻雜的硅晶片。例如掩埋層的N型摻雜的區(qū)域5覆蓋支撐件3的表面的一部分。被布置在連續(xù)交替條帶中的P型摻雜的阱7和N型摻雜的阱9在區(qū)域5上延伸。
[0031]偏置觸點(diǎn)11以規(guī)則間隔形成在每個(gè)阱或條帶7的上部分中，并且偏置觸點(diǎn)13類似地形成在每個(gè)阱或條帶9的上部分中。在所示的示例中，觸點(diǎn)11和13在頂視圖中被布置在與條帶7和9的方向正交的線和條帶的中心線之間的交叉點(diǎn)處。觸點(diǎn)11和13中的每一個(gè)對(duì)應(yīng)于與相關(guān)聯(lián)的條帶相同類型的摻雜區(qū)域，具有更高的摻雜水平。
[0032]許多MOS類型的晶體管在相應(yīng)的觸點(diǎn)11或13之間形成在條帶7和9中的每一個(gè)條帶的上部分內(nèi)或上。這些晶體管在有源區(qū)域15中以三個(gè)或四個(gè)聚集。每個(gè)晶體管包括柵極19，柵極19可以是多個(gè)晶體管共用的，對(duì)于P溝道晶體管而言柵極19被布置在漏極和源極區(qū)域23之間并且對(duì)于N溝道晶體管而言柵極19被布置在漏極和源極區(qū)域27之間。絕緣溝槽29從條帶的上表面的多個(gè)部分延伸，以界定有源區(qū)域。
[0033]在頂視圖中，折線B-B相繼穿越N型摻雜的條帶9、P型摻雜的條帶7、和另一N型摻雜的條帶9，并且在這些條帶中的每一個(gè)中穿越有源區(qū)域和偏置觸點(diǎn)。
[0034]如圖1B所示，例如接地GND的參考電壓被施加至每個(gè)偏置觸點(diǎn)11，并且比接地電壓更高的電壓VDD被施加至每個(gè)偏置觸點(diǎn)13。由此，每個(gè)P型摻雜的條帶7被偏置到電壓GND，并且每個(gè)N型摻雜的條帶9被偏置到電壓VDD。
[0035]圖1C示出了簡(jiǎn)化的并且不同比例的圖1A的頂視圖。晶體管未被示出。設(shè)置有偏置觸點(diǎn)11和13的條帶7和9以及觸點(diǎn)11與接地之間的連接31和施加電勢(shì)VDD至觸點(diǎn)13的連接33是可見的。
[0036]每個(gè)條帶的長(zhǎng)度例如在從ΙΟΟμπι至Imm的范圍內(nèi)。每個(gè)條帶的寬度例如小于2.5μπι。在每個(gè)條帶7或9中，偏置觸點(diǎn)11的數(shù)目或偏置觸點(diǎn)13的數(shù)目可以在5至100的范圍內(nèi)。條帶7的數(shù)目或者條帶9的數(shù)目例如可以在20至200的范圍內(nèi)。
[0037]圖2Α和圖2Β示出了之前描述的集成電路，而剽竊者已經(jīng)從后表面挖出具有至少兩個(gè)條帶的寬度的空腔，以準(zhǔn)備攻擊。圖2Α是沿著圖2Β中所示的分段C-C的局部截面。圖2Β是對(duì)應(yīng)于圖1C的頂視圖。
[0038]在圖2Α和圖2Β中，剽竊者已經(jīng)通過支撐件3、區(qū)域5和P型條帶7的寬度從后表面挖出空腔40。空腔例如一路延伸至漏極和源極區(qū)域23的下層。P型條帶7的沒有絕緣溝槽以及漏極和源極區(qū)域的下部分由空腔40打斷。
[0039]在此期望的是檢測(cè)這樣的空腔的存在，以防止剽竊者經(jīng)由在這些空腔中創(chuàng)建的觸點(diǎn)來(lái)獲得ig息。
[0040]圖3A是被保護(hù)免受攻擊的集成電路50的實(shí)施例的局部簡(jiǎn)化頂視圖。集成電路50包括具有與圖1A至圖1C的集成電路I的那些元件相同的角色的元件，利用相同的附圖標(biāo)記來(lái)指示。因此，集成電路50包括:
[0041 ] -P型摻雜的半導(dǎo)體支撐件3;
[0042]-N型摻雜的區(qū)域5，其在例如掩埋層的支撐件3上延伸；
[0043]-P型摻雜的阱7和N型摻雜的阱9，被布置在區(qū)域5上的交替的條帶中，并且設(shè)置有相應(yīng)的偏置觸點(diǎn)11和13;以及
[0044]-連接件33，將電勢(shì)VDD施加至偏置觸點(diǎn)13。
[0045]晶體管(未示出)形成在條帶7和9的內(nèi)部和頂上。應(yīng)當(dāng)注意的是，在每個(gè)條帶7的每個(gè)端部處與區(qū)域5和N型條帶9接觸的N型區(qū)域51將每個(gè)P型條帶7與其它條帶7和支撐件3絕緣。
[0046]集成電路50進(jìn)一步包括:
[0047]-針對(duì)每個(gè)觸點(diǎn)，N溝道MOS晶體管52;
[0048]-在每個(gè)條帶7的端部處的觸點(diǎn)56、58;以及
[0049]-檢測(cè)電路。
[0050]圖3B示出了被連接至檢測(cè)電路60的條帶7的頂視圖。條帶7示意性地示出在頂視圖中，設(shè)置有觸點(diǎn)11、56和58。
[0051 ]每個(gè)偏置觸點(diǎn)11被耦合至晶體管52的漏極。晶體管52的源極S被耦合至接地GND。與相同條帶7相關(guān)聯(lián)的晶體管52的柵極被互連。檢測(cè)電路60被耦合至柵極并且控制相同條帶7的所有開關(guān)，并且因此控制偏置電壓GND向整個(gè)條帶7的施加。
[0052]觸點(diǎn)56和58是旨在用于檢測(cè)剽竊者空腔的可能存在的觸點(diǎn)。檢測(cè)觸點(diǎn)56和58被耦合至檢測(cè)電路60。檢測(cè)電路60在電勢(shì)VDD和接地GND之間被供電。
[0053]每個(gè)檢測(cè)電路60能夠接收測(cè)試信號(hào)TEST和生成報(bào)警信號(hào)A。在操作中，提供測(cè)試階段，在測(cè)試階段期間信號(hào)TEST由電路(未示出)相繼地激活，一次激活單個(gè)信號(hào)。當(dāng)檢測(cè)電路的測(cè)試信號(hào)被激活時(shí)，檢測(cè)電路關(guān)斷晶體管52，并且偏置電壓GND不再被施加至相關(guān)聯(lián)的條帶7。檢測(cè)電路60隨后將觸點(diǎn)56和58之間的電阻與閾值進(jìn)行比較，并且如果該電阻大于閾值，則激活報(bào)警信號(hào)。閾值可以對(duì)應(yīng)于在不存在剽竊者空腔的情況下在觸點(diǎn)56和58之間的條帶7通常具有的最大電阻。
[0054]當(dāng)空腔已經(jīng)由剽竊者挖出并且完全或部分地打斷了P型摻雜的條帶7時(shí)，該條帶的觸點(diǎn)56和58之間的電阻強(qiáng)烈增加。相關(guān)聯(lián)的檢測(cè)電路隨后生成報(bào)警信號(hào)，使得能夠檢測(cè)該攻擊嘗試并且采取諸如停止集成電路或破壞存在于集成電路上的機(jī)密數(shù)據(jù)的對(duì)抗措施。
[0055]圖4以不同比例示出了圖3A的頂視圖，并且詳述了結(jié)合圖3A和圖3B所描述的集成電路50的晶體管52的實(shí)施例。在圖4中示出了條帶7和9，以及偏置觸點(diǎn)11和13。每個(gè)晶體管52被以開關(guān)的形式示出。對(duì)于每個(gè)條帶7，連接件62將每個(gè)觸點(diǎn)11與相關(guān)聯(lián)的漏極D連接，并且連接件64將柵極G連接在一起并且連接至檢測(cè)電路60。連接件66將晶體管52的源極連接至接地GND。
[0056]如圖4所示，對(duì)于每個(gè)條帶7，相關(guān)聯(lián)的晶體管52形成在另一個(gè)相鄰的條帶7內(nèi)和上。
[0057]對(duì)于每個(gè)條帶7，檢測(cè)電路60形成在該另一個(gè)相鄰的條帶7和相鄰的條帶9內(nèi)或上。
[0058]因此，在條帶7的測(cè)試期間，相關(guān)聯(lián)的晶體管52位于適當(dāng)偏置的條帶中。這使得能夠確保晶體管52的適當(dāng)操作。類似地，被包括在檢測(cè)電路60中的MOS晶體管在適當(dāng)偏置的條帶內(nèi)或上。
[0059]作為變型，與條帶7相關(guān)聯(lián)的晶體管52中的每個(gè)晶體管可以位于任何其它條帶7中，重要的點(diǎn)是對(duì)于兩個(gè)條帶7而言將不同時(shí)進(jìn)行測(cè)試。類似地與條帶7相關(guān)聯(lián)的檢測(cè)電路60的MOS晶體管可以位于在測(cè)試期間保持適當(dāng)偏置的集成電路的任何部分中，以確保檢測(cè)電路的適當(dāng)操作。
[0060]圖5示出了圖3B的簡(jiǎn)化視圖并且詳述了檢測(cè)電路60的示例。檢測(cè)電路60包括電流源71、被供應(yīng)有在電勢(shì)VDD與接地GND之間的電壓的比較器72、以及接收信號(hào)TEST的反相器74 ο條帶7的檢測(cè)觸點(diǎn)58被連接至接地GND。比較器72比較檢測(cè)觸點(diǎn)56上的電勢(shì)與電勢(shì)VO。
[0061]當(dāng)信號(hào)TEST被去激活時(shí)，反相器74將晶體管52保持在導(dǎo)通狀態(tài)，并且報(bào)警信號(hào)A被去激活。當(dāng)信號(hào)TEST被激活時(shí)，晶體管52處于關(guān)斷狀態(tài)。電流源71隨后將電流注入到檢測(cè)觸點(diǎn)56中，并且比較器72的正輸入上的電勢(shì)正比于觸點(diǎn)56和58之間的條帶7的電阻。當(dāng)條帶7被剽竊者空腔部分地或完全地打斷時(shí)，電阻異常地高并且報(bào)警信號(hào)A被激活。作為示例，電壓VO在從300至500mV的范圍內(nèi)。
[0062]圖6示出了被連接至替代了檢測(cè)電路60的檢測(cè)電路80的之前在圖3A和圖3B中所示的集成電路50的條帶7中的兩個(gè)。應(yīng)當(dāng)理解的是這樣的P型條帶7由條帶7和9(未示出)分離。
[0063]對(duì)于兩個(gè)條帶7中的每一個(gè)，相關(guān)聯(lián)的晶體管52的柵極G被一起耦合至檢測(cè)電路80，并且檢測(cè)觸點(diǎn)56和58被耦合至電路80。電路80能夠接收測(cè)試信號(hào)TESTl并且生成報(bào)警信號(hào)A。檢測(cè)電路80包括比較電路82、開關(guān)和反相器86。
[0064]當(dāng)信號(hào)TESTl被激活時(shí)，反相器86關(guān)斷與兩個(gè)條帶7相關(guān)聯(lián)的晶體管52并且開關(guān)84向兩個(gè)條帶7的檢測(cè)觸點(diǎn)56施加正電壓VI。檢測(cè)電路80隨后比較檢測(cè)觸點(diǎn)58的電勢(shì)。如果剽竊者空腔損壞了兩個(gè)條帶7中的一個(gè)或另一個(gè)，則檢測(cè)電路80在兩個(gè)條帶7的檢測(cè)觸點(diǎn)56和58之間的電阻相差例如超過10%時(shí)生成報(bào)警信號(hào)。作為示例，電壓Vl在300至500mV的范圍內(nèi)。
[0065]圖7是能夠被保護(hù)免受攻擊的另一類型的集成電路的截面圖。集成電路90包括與集成電路50相同的元件，除了掩埋層5之外。N型條帶9中的每一個(gè)通過支撐件3和P型條帶7與其它條帶9絕緣。
[0066]P型條帶7的偏置觸點(diǎn)11被接地。對(duì)于N型條帶9的偏置觸點(diǎn)13中的每一個(gè)，電勢(shì)VDD被施加至P溝道MOS晶體管92的源極，其漏極耦合至觸點(diǎn)13。與條帶9相關(guān)聯(lián)的晶體管92被形成在另一條帶9內(nèi)或上。
[0067]條帶9中的每一個(gè)的所有晶體管92的柵極可以被耦合至能夠關(guān)斷晶體管92和根據(jù)被布置在條帶9的端部處的兩個(gè)檢測(cè)觸點(diǎn)之間的電阻激活報(bào)警的檢測(cè)電路。
[0068]在之前描述的實(shí)施例中，專用于檢測(cè)剽竊者空腔的集成電路的表面針對(duì)許多偏置觸點(diǎn)中的每一個(gè)被限定于一個(gè)晶體管并且針對(duì)每個(gè)條帶被限于一個(gè)檢測(cè)電路。檢測(cè)電路是簡(jiǎn)單的并且針對(duì)每個(gè)條帶可以存在上至100個(gè)偏置觸點(diǎn)。因此，專用于保護(hù)的總表面積可以有利地總計(jì)達(dá)到小于集成電路表面積的I %。
[0069]已經(jīng)描述了具體實(shí)施例。本領(lǐng)域技術(shù)人員將會(huì)想到各種替換、修改和改進(jìn)。具體而言，雖然所描述的集成電路由硅支撐件形成，但是也可以使用其它半導(dǎo)體支撐件。
[0070]此外，雖然在所描述的實(shí)施例中支撐件由P型摻雜的半導(dǎo)體制成，但是支撐件也可以由N型摻雜的半導(dǎo)體制成，集成電路的其它部分的摻雜類型隨后可以交換，并且電勢(shì)VDD隨后可以小于電勢(shì)GND。
[0071]雖然在所描述的實(shí)施例中，偏置電勢(shì)GND或VDD通過MOS類型的晶體管被施加至偏置觸點(diǎn)，但是也可以使用其它類型的開關(guān)，例如雙極型晶體管。
[0072]在上文中已經(jīng)描述了具有不同變型的各種實(shí)施例。應(yīng)當(dāng)注意的是本領(lǐng)域技術(shù)人員可以在不顯示任何創(chuàng)造性的情況下組合這些各種實(shí)施例的各種要素。具體而言，可能的是形成組合了配備有檢測(cè)電路60的條帶7和配備有檢測(cè)電路80的其它條帶7的集成電路。
[0073]這樣的變型、修改和改進(jìn)旨在作為本公開的一部分，并且旨在處于本實(shí)用新型的精神和范圍內(nèi)。因此，之前的描述是僅借由示例的方式進(jìn)行的，并且不旨在是限制性的。本實(shí)用新型僅如在所附權(quán)利要求及其等效物中限定的那樣進(jìn)行限定。
【主權(quán)項(xiàng)】
1.一種集成電路，其特征在于，包括以交替和連續(xù)的方式被布置在第二導(dǎo)電類型的區(qū)域(5;3)上的第一導(dǎo)電類型的多個(gè)第一半導(dǎo)體條帶(7;9)和所述第二導(dǎo)電類型的多個(gè)第二半導(dǎo)體條帶(9;7)，針對(duì)每個(gè)所述第一半導(dǎo)體條帶包括: 多個(gè)偏置觸點(diǎn)(11; 13); 針對(duì)每個(gè)偏置觸點(diǎn)，能夠在所述偏置觸點(diǎn)上施加電勢(shì)(GND; VDD)的開關(guān)(52; 92); 兩個(gè)檢測(cè)觸點(diǎn)(56，58)，被布置在所述第一半導(dǎo)體條帶的端部處；以及 檢測(cè)電路(60;80)，其激活引起所述開關(guān)的關(guān)斷以及與所述檢測(cè)觸點(diǎn)之間的參考閾值之間的比較。2.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述閾值是在所述檢測(cè)觸點(diǎn)之間的第一半導(dǎo)體條帶(7)的標(biāo)稱電阻。3.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，每個(gè)檢測(cè)電路(60)將所述偏置電勢(shì)(GND)施加至相關(guān)聯(lián)的所述第一半導(dǎo)體條帶(7;9)的所述檢測(cè)觸點(diǎn)(58)中的一個(gè)檢測(cè)觸點(diǎn)。4.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，檢測(cè)電路(80)由兩個(gè)第一半導(dǎo)體條帶(7)共用，與一個(gè)第一半導(dǎo)體條帶相關(guān)聯(lián)的閾值是另一個(gè)第一半導(dǎo)體條帶的所述檢測(cè)觸點(diǎn)之間的電阻。5.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，針對(duì)每個(gè)第一半導(dǎo)體條帶(7;9)，所述開關(guān)(52;92)是形成于在所述第一半導(dǎo)體條帶旁邊的第一半導(dǎo)體條帶內(nèi)或上的MOS晶體管。6.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，與第一半導(dǎo)體條帶(7;9)相關(guān)聯(lián)的所述檢測(cè)電路(60;80)包括形成于在所述第一半導(dǎo)體條帶旁邊的第一半導(dǎo)體條帶內(nèi)或上的MOS型晶體管。7.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，每個(gè)檢測(cè)電路(60;80)能夠在相關(guān)聯(lián)的所述第一半導(dǎo)體條帶(7)的所述檢測(cè)觸點(diǎn)之間施加在300至500mV的范圍內(nèi)的電壓。8.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述第一半導(dǎo)體條帶(7;9)和所述第二半導(dǎo)體條帶(9;7)的寬度小于2.5μπι，并且所述第一半導(dǎo)體條帶和所述第二半導(dǎo)體條帶的長(zhǎng)度大于ΙΟΟμπι。9.根據(jù)權(quán)利要求1所述的集成電路，其特征在于，所述檢測(cè)電路(60;80)相繼被激活，一次激活單個(gè)檢測(cè)電路。
【文檔編號(hào)】H01L27/02GK205680680SQ201620144221
【公開日】2016年11月9日
【申請(qǐng)日】2016年2月25日 公開號(hào)201620144221.0, CN 201620144221, CN 205680680 U, CN 205680680U, CN-U-205680680, CN201620144221, CN201620144221.0, CN205680680 U, CN205680680U
【發(fā)明人】M·利薩特, N·博瑞爾
【申請(qǐng)人】意法半導(dǎo)體(魯塞)公司