絕緣體上硅類型的襯底和集成電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本實用新型涉及集成電路，并且更具體地涉及從本領(lǐng)域技術(shù)人員通常以縮寫“SOI”表示的絕緣體上硅類型的相同襯底開始形成不同厚度的薄膜，并且更具體地涉及本領(lǐng)域技術(shù)人員以縮寫“FDS0I”公知的全耗盡絕緣體上硅類型的襯底。
【背景技術(shù)】
[0002]絕緣體上硅類型的襯底通常包括具有統(tǒng)一厚度的例如硅的或硅合金的半導(dǎo)體膜，該半導(dǎo)體膜存在于埋入絕緣層上，該埋入絕緣層通常由縮寫“BOX”來表示(“掩埋氧化物”)，其本身位于承載襯底頂部，例如半導(dǎo)體阱。
[0003]具體地，在rosoi技術(shù)中，半導(dǎo)體膜是完全耗盡的，這確保良好的靜電控制。
[0004]通常來說，半導(dǎo)體膜非常薄，例如約幾納米。此外，掩埋絕緣層通常非常薄，約20納米。
[0005]然而，在一些應(yīng)用中，可能有必要在同一SOI或rosoi襯底上形成具有不同厚度的柵極氧化物的晶體管，例如具有薄柵極氧化物的晶體管和具有厚柵極氧化物的晶體管以便于承受高電壓，例如約幾伏。
[0006]此外，晶體管的熱載流子可靠性(HCI:熱載流子注入)高度取決于在整個襯底上相同的薄膜的厚度。劣化將隨著薄膜的厚度減小而更差，并且由于高電壓而更差。
[0007]因此，對于這樣的晶體管，總是存在要在HCI可靠性和靜電控制之間實現(xiàn)折衷。
【實用新型內(nèi)容】
[0008]根據(jù)一個實施例及其實現(xiàn)方式，目的是例如在相同的SOI襯底、具體地FDSOI襯底上、與具有薄柵極氧化物的晶體管聯(lián)合形成具有厚柵極氧化物的晶體管的情況下，對于所有晶體管改善這種折衷。
[0009]根據(jù)一個實施例，提供在相同SOI類型的襯底上形成不同厚度的薄膜。
[0010]根據(jù)一個方面，提供了一種絕緣體上硅類型的襯底，包括在不同區(qū)域中具有不同厚度的半導(dǎo)體膜并且存在于本身位于相同載體襯底的頂部的相同掩埋絕緣層上。
[0011 ]根據(jù)一個實施例，襯底可以例如具有完全耗盡的絕緣體上硅類型。
[0012]根據(jù)另一實施例，該襯底進(jìn)一步在不同襯底區(qū)域之間包括絕緣結(jié)構(gòu)。
[0013]根據(jù)又一方面，提供了一種集成電路，包括:絕緣體上硅類型的襯底，包括在不同襯底區(qū)域中具有不同厚度并且存在于本身位于相同載體襯底的頂部的相同掩埋絕緣層上的半導(dǎo)體膜;具有第一柵極電介質(zhì)的第一晶體管，所述第一柵極電介質(zhì)在第一襯底區(qū)域中具有第一厚度，在第一襯底區(qū)域中所述半導(dǎo)體膜具有第一厚度；以及具有第二柵極電介質(zhì)的第二晶體管，所述第二柵極電介質(zhì)在第二襯底區(qū)域中具有第二厚度，在第二襯底區(qū)域中所述半導(dǎo)體膜具有第二厚度，其中第二柵極電介質(zhì)的第二厚度比第一柵極電介質(zhì)的第一厚度厚，并且其中半導(dǎo)體膜的第二厚度比半導(dǎo)體膜的第一厚度厚。
[0014]根據(jù)一個實施例，該襯底具有完全耗盡的絕緣體上硅類型。
[0015]根據(jù)又一實施例，該集成電路進(jìn)一步在第一襯底區(qū)域和第二襯底區(qū)域之間包括絕緣結(jié)構(gòu)。
【附圖說明】
[0016]在考察了非限制性實施例及其實現(xiàn)方式的具體描述和附圖之后，本實用新型的其他優(yōu)點和特征將變得顯而易見，在附圖中:
[0017]圖1至圖11示意性圖示了本實用新型的實施例及其實現(xiàn)方式。
【具體實施方式】
[0018]圖1圖示了完全耗盡的絕緣體上硅(FDSOI)類型的初始襯底S，該初始襯底S包括在掩埋絕緣層2(B0X)頂部的半導(dǎo)體膜3，該掩埋絕緣層2本身存在于可以例如是半導(dǎo)體阱的載體襯底I上。
[0019]應(yīng)當(dāng)注意，半導(dǎo)體膜3的初始厚度EI在第一區(qū)域Zl和第二區(qū)域Z2中是相同的。
[0020]在該初始襯底S上，例如由原硅酸四乙酯(TE0S)制成的硬掩模層4首先被完全沉積在第一區(qū)域Zl和第二區(qū)域Z2中(圖2)。
[0021]使用利用蝕刻掩模和隨后適用于硬掩膜4的濕蝕刻、例如HF蝕刻(基于氫氟酸(HF))的常規(guī)光刻法，第二區(qū)域Z2中的TEOS硬掩膜4的層可以被向下蝕刻到半導(dǎo)體膜3(圖3)0
[0022]一般來說，在CMOS制造工藝中，避免對裸硅執(zhí)行處理操作，并且裸硅由本領(lǐng)域技術(shù)人員通常使用術(shù)語PADOX來表示的氧化物層保護(hù)。
[0023]因此，在本實施例中，半導(dǎo)體膜3可以在第二區(qū)域Z2中由例如PADOX類型的保護(hù)層5來覆蓋。在圖4中圖示的該PADOX層5的該形成可以在烤爐中執(zhí)行。
[0024]該PADOX層5在其形成期間消耗半導(dǎo)體膜3的一部分，這將減少第二區(qū)域Z2中的半導(dǎo)體膜3的厚度E2。
[0025]然后，如圖5中所示，硬掩模層4連同保護(hù)層5可以例如通過單個HF蝕刻步驟來消除。
[0026]因此，可以在各區(qū)域Zl和Z2中形成包括不同厚度(E1>E2)的半導(dǎo)體膜3的SOI類型的襯底SI(圖5)。厚度差(E1-E2)可以是約5納米或更小或更大。
[0027]為了改善所有晶體管的熱載流子可靠性(HCI)和靜電控制之間的折衷，具體地具有厚柵極氧化物的晶體管、包括厚柵極氧化物的至少一個晶體管Tl可以有利地在第一區(qū)域Zl中形成，其中，位于半導(dǎo)體膜3中的其導(dǎo)電溝道Cl更厚。然后，在具有較薄導(dǎo)電溝道C2的第二區(qū)域Z2中形成包括較薄柵極電介質(zhì)0X2的晶體管T2(圖6)。
[0028]通過示例的方式，具有厚柵極氧化物的晶體管例如是具有約40埃的氧化物厚度的晶體管，而具有薄柵極氧化物的傳統(tǒng)晶體管具有大約10至15埃的氧化物厚度。
[0029]形成這些晶體管的工藝是常規(guī)的，并且是本領(lǐng)域技術(shù)人員公知的。
[0030]應(yīng)當(dāng)注意，在非常示意性的圖6中，包括例如淺溝槽(ST1:淺溝槽隔離)的絕緣區(qū)域隔離第一區(qū)域Zl和第二區(qū)域Ζ2，并且故意沒有被示出。
[0031]圖7至圖11示意性圖示了本實用新型的一種可能變體。
[0032]圖7圖示了rosoi類型的初始襯底S，其中第一區(qū)域Ζ3和第二區(qū)域Ζ4通過例如STI類型的絕緣區(qū)域RIS被隔離。可以再次看到，半導(dǎo)體膜3位于本身存在于載體襯底I頂部的掩埋絕緣層2(B0X)上，該載體襯底可以例如是半導(dǎo)體阱。
[0033]這里的半導(dǎo)體膜3通常由例如PADOX類型的保護(hù)層6覆蓋，并且部分地被該PADOX層6消耗。因此，半導(dǎo)體膜3的厚度因此在整個半導(dǎo)體膜3上被一致地減少。
[0034]如圖8所示，隨后通過常規(guī)的光刻法(蝕刻掩模和適當(dāng)?shù)臐裎g刻)，第二區(qū)域Z4中的半導(dǎo)體膜3的頂部的保護(hù)層6被消除。
[0035]可以在圖9中圖示的步驟中提供在第二區(qū)域Z4中的半導(dǎo)體膜3上的本身常規(guī)和已知的硅或硅鍺或硅合金類型的外延步驟，以便于在第二區(qū)域Z4中形成具有大于第一區(qū)域Z3中的厚度E3的厚度E4的半導(dǎo)體膜3。
[0036]隨后在半導(dǎo)體膜3上執(zhí)行蝕刻步驟，以移除第一區(qū)域Z3中位于具有薄的厚度E3的半導(dǎo)體膜3頂部的層6的其余部分(圖10)。
[0037]由此獲得了SOI類型的襯底S2，其半導(dǎo)體膜3在各區(qū)域Z3和Z4中具有不同的厚度E3和E4。
[0038]然后，以與已經(jīng)參考圖6描述的類似的方式，例如在第一區(qū)域Z3中的薄膜C3上形成包括薄柵極電介質(zhì)0X3的晶體管T3和在第二區(qū)域Z4中的導(dǎo)電溝道C4上形成包括厚柵極電介質(zhì)0X4的晶體管T4(圖11)。
[0039]因此，通過兩個變體，可以形成集成電路，該集成電路包括絕緣體上硅類型的所述襯底SI或S2、至少第一晶體管Τ2或Τ3和至少第二晶體管Tl或Τ4，第一晶體管Τ2或Τ3具有在其中半導(dǎo)體膜具有第一厚度的膜的區(qū)域Ζ2或Ζ3中具有第一厚度的電介質(zhì)的柵極電介質(zhì)，第二晶體管Tl或Τ4具有在其中半導(dǎo)體膜具有大于第一厚度的膜的第二厚度的膜的另一區(qū)域Zl或Ζ4中具有比第一厚度的電介質(zhì)更厚的第二厚度的電介質(zhì)的柵極電介質(zhì)。
[0040]本實用新型不限于剛被描述的實施例及其實現(xiàn)方式，但其包含在本實用新型范圍內(nèi)的所有變體。
[0041]因此，可能能夠在同一襯底上形成多于兩個厚度的半導(dǎo)體膜3。
【主權(quán)項】
1.一種絕緣體上硅類型的襯底，其特征在于，包括: 半導(dǎo)體膜，在不同襯底區(qū)域中具有不同厚度并且存在于本身位于相同載體襯底頂部的相同掩埋絕緣層上。2.根據(jù)權(quán)利要求1所述的襯底，其特征在于，所述襯底具有完全耗盡的絕緣體上硅類型。3.根據(jù)權(quán)利要求2所述的襯底，其特征在于，進(jìn)一步在所述不同襯底區(qū)域之間包括絕緣結(jié)構(gòu)。4.一種集成電路，其特征在于，包括: 絕緣體上硅類型的襯底，包括在不同襯底區(qū)域中具有不同厚度并且存在于本身位于相同載體襯底的頂部的相同掩埋絕緣層上的半導(dǎo)體膜； 具有第一柵極電介質(zhì)的第一晶體管，所述第一柵極電介質(zhì)在第一襯底區(qū)域中具有第一厚度，在所述第一襯底區(qū)域中所述半導(dǎo)體膜具有第一厚度；以及 具有第二柵極電介質(zhì)的第二晶體管，所述第二柵極電介質(zhì)在第二襯底區(qū)域中具有第二厚度，在所述第二襯底區(qū)域中所述半導(dǎo)體膜具有第二厚度， 其中所述第二柵極電介質(zhì)的所述第二厚度比所述第一柵極電介質(zhì)的所述第一厚度厚，并且 其中所述半導(dǎo)體膜的所述第二厚度比所述半導(dǎo)體膜的所述第一厚度厚。5.根據(jù)權(quán)利要求4所述的集成電路，其特征在于，所述襯底具有完全耗盡的絕緣體上硅類型。6.根據(jù)權(quán)利要求4所述的集成電路，其特征在于，進(jìn)一步在所述第一襯底區(qū)域和所述第二襯底區(qū)域之間包括絕緣結(jié)構(gòu)。
【專利摘要】提供了一種絕緣體上硅類型的襯底和集成電路。該絕緣體上硅類型的襯底，包括半導(dǎo)體膜，該半導(dǎo)體膜在不同襯底區(qū)域中具有不同厚度并且存在于本身位于相同載體襯底頂部的相同掩埋絕緣層上。
【IPC分類】H01L27/12
【公開號】CN205177842
【申請?zhí)枴緾N201520964778
【發(fā)明人】D·佩蒂特, F·蒙塞尤爾, X·費德斯佩爾, G·比達(dá)爾
【申請人】意法半導(dǎo)體(克洛爾2)公司, 意法半導(dǎo)體有限公司
【公開日】2016年4月20日
【申請日】2015年11月26日