晶片的封裝單元堆迭模組的制作方法
【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型涉及晶片封裝單元的垂直堆迭，特別是有關(guān)于以銅金屬柱(copperPillars)做為晶片封裝單元三維堆迭的封裝基材相互之間的電性連接單元。
【背景技術(shù)】
[0002]常見的晶片垂直堆迭，多是采用直通娃穿孔(Through Silicon Via)技術(shù)作為連接單元；這種TSV技術(shù)的制程復(fù)雜且昂貴，一種制程簡單且便宜的取代TSV的技術(shù)，急需被開發(fā)。
【實(shí)用新型內(nèi)容】
[0003]針對現(xiàn)有技術(shù)的上述不足，根據(jù)本實(shí)用新型的實(shí)施例，希望提供一種可以達(dá)到高效能、I/O高密度封裝、低制作成本，以及小面積封裝的封裝單元堆迭模組。
[0004]根據(jù)實(shí)施例，本實(shí)用新型提供的一種晶片的封裝單元堆迭模組，其創(chuàng)新點(diǎn)在于，包含第一封裝基材、第一上層電路和第一復(fù)數(shù)個(gè)上層金屬柱，第一上層電路設(shè)置于第一封裝基材上方；第一復(fù)數(shù)個(gè)上層金屬柱設(shè)置于第一封裝基材上方，電性耦合于第一上層電路。
[0005]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述晶片的封裝單元堆迭模組中，進(jìn)一步包含第二封裝基材、第二下層電路和第二復(fù)數(shù)個(gè)下層金屬柱，第二下層電路設(shè)置于第二封裝基材下方；第二復(fù)數(shù)個(gè)下層金屬柱設(shè)置于第二封裝基材下方，電性耦合于第二下層電路；第二封裝基材垂直堆迭于第一封裝基材的上方；第二復(fù)數(shù)個(gè)下層金屬柱分別對應(yīng)于第一復(fù)數(shù)個(gè)上層金屬柱。
[0006]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述晶片的封裝單元堆迭模組中，進(jìn)一步包含第二上層電路和第二復(fù)數(shù)個(gè)上層金屬柱，第二上層電路設(shè)置于第二封裝基材上方；第二復(fù)數(shù)個(gè)上層金屬柱設(shè)置于第二封裝基材上方，電性耦合于第二上層電路。
[0007]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述晶片的封裝單元堆迭模組中，進(jìn)一步包含第一晶片和第二晶片，第一晶片設(shè)置于第一封裝基材上面；第二晶片設(shè)置于第二封裝基材上面；第一晶片與第二晶片中的一個(gè)晶片是記憶體晶片，另外一個(gè)晶片是控制晶片，用以控制記憶體晶片。
[0008]根據(jù)實(shí)施例，本實(shí)用新型提供的一種記憶體模組，其創(chuàng)新點(diǎn)在于，包含第一封裝基材、第一上層電路、第一復(fù)數(shù)個(gè)上層金屬柱、控制晶片、第二封裝基材、第二下層電路、第二復(fù)數(shù)個(gè)下層金屬柱和第一記憶體晶片，第一上層電路設(shè)置于第一封裝基材上方；第一復(fù)數(shù)個(gè)上層金屬柱設(shè)置于第一封裝基材上方，電性耦合于第一上層電路；控制晶片安置于第一封裝基材上方，電性耦合于第一上層電路；第二下層電路設(shè)置于第二封裝基材下方；第二復(fù)數(shù)個(gè)下層金屬柱設(shè)置于第二封裝基材下方，電性耦合于第二下層電路；第一記憶體晶片安置于第二封裝基材上方；第二封裝基材設(shè)置于第一封裝基材上方；第二復(fù)數(shù)個(gè)下層金屬柱分別對應(yīng)于第一復(fù)數(shù)個(gè)上層金屬柱。
[0009]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述記憶體模組中，進(jìn)一步包含第二上層電路、第二復(fù)數(shù)個(gè)上層金屬柱、第三封裝基材、第三下層電路和第三復(fù)數(shù)個(gè)下層金屬柱，第二上層電路設(shè)置于第二封裝基材上方，電性耦合于第一記憶體晶片；第二復(fù)數(shù)個(gè)上層金屬柱設(shè)置于第二封裝基材上方，電性耦合于第二上層電路；第三下層電路設(shè)置于第三封裝基材下方；第三復(fù)數(shù)個(gè)下層金屬柱設(shè)置于第三封裝基材下方，電性耦合于所述之第三下層電路；第三封裝基材垂直堆迭于第二封裝基材上方；第三復(fù)數(shù)個(gè)下層金屬柱分別對應(yīng)于第二復(fù)數(shù)個(gè)上層金屬柱。
[0010]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述記憶體模組中，進(jìn)一步包含第二記憶體晶片，第二記憶體晶片設(shè)置于第三封裝基材上方。
[0011]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述記憶體模組中，控制晶片設(shè)置于第一封裝基材與第二封裝基材之間。
[0012]根據(jù)一個(gè)實(shí)施例，本實(shí)用新型前述記憶體模組中，第二下層電路經(jīng)由第二封裝基材的鍍通孔，電性耦合于第二上層電路；第三下層電路經(jīng)由第三封裝基材的鍍通孔，電性耦合于第三上層電路。
[0013]本實(shí)用新型所揭露的銅金屬柱連接技藝，可以使用于邏輯晶片封裝基材與記憶體晶片封裝單元的封裝基材之間的垂直堆迭的連接；采用此一銅金屬柱連接技藝，可以達(dá)到高效能、I/O高密度封裝、低制作成本、以及小面積封裝…等效果。本實(shí)用新型的記憶體晶片是以動態(tài)隨機(jī)記憶體(DRAM)晶片作為范例，可以使用本實(shí)用新型的記憶體晶片包含動態(tài)隨機(jī)記憶體(dynamic random access memory, DRAM)晶片、移動式動態(tài)隨機(jī)記憶體(mobile DRAM)晶片、低功率雙倍資料傳輸率(low power DDR, LPDDR)晶片、高頻寬記憶體(HBM chip)晶片、混合記憶體模塊(hybrid memory cube, HMC)晶片、第二代加寬輸出入?yún)R流排(wide 1/0 2)晶片…等記憶體。
【附圖說明】
[0014]圖1是本實(shí)用新型封裝單元的結(jié)構(gòu)示意圖。
[0015]圖2是本實(shí)用新型的堆迭模組實(shí)施例一的結(jié)構(gòu)示意圖。
[0016]圖3A-3B是圖2局部區(qū)域放大圖。
[0017]圖4A-4B是本實(shí)用新型的兩種堆迭模組的結(jié)構(gòu)示意圖。
[0018]圖5是本實(shí)用新型的堆迭模組另一實(shí)施例的結(jié)構(gòu)示意圖。
[0019]圖6-13是本實(shí)用新型的銅金屬柱制程工藝圖。
[0020]圖14是本實(shí)用新型下層銅金屬柱的結(jié)構(gòu)示意圖。
[0021]圖15是封裝基材垂直堆迭的結(jié)構(gòu)示意圖。
[0022]其中:10為垂直堆迭模組;100，100a, 100b, 100c為封裝單元;120，121，122為封裝基材；125，125B為銅金屬柱；140為晶片；145為連接金屬；150為封裝膠體；153為錫/銀；154為OSP保護(hù)層；20為封裝模組；200為封裝單元；210為邏輯晶片；215，225為錫鉛球；220為封裝基材；230為銅金屬柱；320為封裝基材；342為焊墊；344為錫鉛球；346為銅金屬柱；350為封裝膠體；40A，40B為垂直堆迭模組；410為封裝基材；415為錫鉛球；420為封裝單元；450為垂直堆迭模組；455a，455b 455c為封裝單元；50為核心基材；50P為焊墊；51為介電材料；52為種晶層；55T為上層電路、55B為下層電路；56為鍍通孔；PR為光阻；SR為抗焊漆。
【具體實(shí)施方式】
[0023]下面結(jié)合附圖和具體實(shí)施例，進(jìn)一步闡述本實(shí)用新型。這些實(shí)施例應(yīng)理解為僅用于說明本實(shí)用新型而不用于限制本實(shí)用新型的保護(hù)范圍。在閱讀了本實(shí)用新型記載的內(nèi)容之后，本領(lǐng)域技術(shù)人員可以對本實(shí)用新型作各種改動或修改，這些等效變化和修改同樣落入本實(shí)用新型權(quán)利要求所限定的范圍。
[0024]附圖1-14中，各元件之間并未依據(jù)相對大小繪制，且圖示僅是舉例說明，圍。本實(shí)用新型以下實(shí)施例中，銅金屬柱(copper pillar)作為兩組晶片封裝單元垂直堆迭模組之間的電性連接，提供高密度輸出入接點(diǎn)的電性連接，是一種制作成本低、封裝體積小、節(jié)省能源的創(chuàng)新技藝。
[0025]實(shí)施例之一為多個(gè)記憶體晶片封裝單元垂直堆迭模組；實(shí)施例之二為記憶體晶片封裝單元與控制晶片封裝單元垂直堆迭模組；實(shí)施例之三為多個(gè)記憶體晶片封裝單元垂直堆迭模組與控制晶片封裝單元并排安置于封裝基材上方。
[0026]圖1顯示本實(shí)用新型的封裝單元。
[0027]圖1顯示本實(shí)用新型的封裝單元100，其系包含記憶體晶片140安置于封裝基材120上方；記憶體晶片140的下方設(shè)置有連接金屬145電性耦合至封裝基材120上的電路。封裝基材120的下方，設(shè)置有銅金屬柱(copper pillar) 125 ;銅金屬柱125的上端電性親合至封裝基材120的電路；封裝基材120上的電路經(jīng)由連接金屬145電性耦合至記憶體晶片140的電路。銅金屬柱125的下端，可以用來電性耦合至下方封裝單元的電路(圖1未表示)。記憶體晶片140可以磨薄，降低整體封裝單元的高度；封裝膠體150封裝晶片140于封裝基材120上。
[0028]圖2顯示本實(shí)用新型的堆迭模組實(shí)施例一。
[0029]圖2顯示一個(gè)垂直堆迭模組10，包含邏輯晶片封裝單元200設(shè)置于底部，其包含邏輯晶片210以及封裝基材220 ;邏輯晶片210以錫鉛球215電性連接至封裝基材220 ;封裝基材220下方設(shè)置有錫鉛球225，用以將整個(gè)垂直堆迭模組10，連接至外部的母板電路板(圖中未標(biāo)示)。
[0030]圖2顯示三個(gè)記憶體封裝單元100a、10b和10c的垂直堆迭模組，第一個(gè)記憶體封裝單元10a具有第一個(gè)記憶體晶片Ma設(shè)置于第一封裝基材上；第二個(gè)記憶體封裝單元10b具有第二個(gè)記憶體晶片Mb設(shè)置于第二封裝基材上；第三個(gè)記憶體封裝單元10c具有第三個(gè)記憶體晶片Mc設(shè)置于第三封裝基材上。第一封裝基材下方以銅金屬柱230作為電性連接單元，然后垂直堆迭在邏輯晶片封裝基材220上方，第二封裝基材下方以銅金屬柱230作為電性連接單元，然后垂直堆迭在第一封裝基材上方，第三封裝基材下方以銅金屬柱230作為電性連接單元，然后垂直堆迭在第二封裝基材上方。銅金屬柱230提供上方封裝基材的電路與下方封裝基材的電路之間的電性連接。
[0031]圖3A-3B顯示圖2局部區(qū)域放大圖。
[0032]圖3A-3B顯示圖2中區(qū)域3的放大圖，圖中顯示晶片下方設(shè)置有銅金屬柱346，封裝基材320上方設(shè)置有焊墊342，錫鉛球344連接上面的銅金屬柱346與下面焊墊342。
[0033]圖3A顯示焊墊342部