半導體裝置的制造方法
【專利摘要】本發(fā)明涉及小型化、薄型化及質(zhì)量提高了的半導體裝置。上述半導體裝置的特征在于，具有封裝基板以及層疊于上述封裝基板上的多個半導體芯片，多個半導體芯片中的至少一個在背面的周緣部具有高度差部。
【專利說明】
半導體裝置
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及半導體裝置。所記載的發(fā)明的一個實施方式涉及在封裝件內(nèi)層疊有多個半導體芯片的半導體裝置。
【背景技術(shù)】
[0002]半導體裝置是通過切割對在一個硅晶片上排列成矩陣形狀的多個半導體芯片進行分割后利用封裝件進行密封而形成的。
[0003]關(guān)于以往的半導體芯片，例如，在采用芯片貼裝膜(die attach film)來層疊相同芯片的情況下，將配置于芯片表面的電連接用端子利用鍵合線(bonding wire)等連接時，為了避開粘著于下側(cè)的芯片的接線，采取利用間隔件使下側(cè)器件與上側(cè)器件相粘著的方式，或?qū)⒄持谏蟼?cè)的芯片的中心與下側(cè)的芯片的中心相錯開的方式。
[0004]另外，在利用芯片貼裝膏(dieattach paste)的封裝件的情況下，存在這樣的問題:從芯片之間的粘著部溢出的膏劑材料具有向芯片的側(cè)面上攀爬的特性，而攀爬的粘著劑會到達芯片的表面，使半導體裝置質(zhì)量惡化。
[0005]例如，芯片上芯片(CoC，Chip on Chip)連接結(jié)構(gòu)的半導體裝置中，一旦在上側(cè)半導體芯片與下側(cè)半導體芯片之間滴落的底部填充樹脂流入設置在下側(cè)半導體芯片表面的電連接用端子上，就有可能妨礙電連接用端子與鍵合線之間的電接觸。對于這種問題，例如，日本特開2014-103198號公報中公開了設置包圍電連接用端子等的堰圖案的技術(shù)。
[0006]然而，根據(jù)以往的方式，隨著所要層疊的半導體芯片的增加，芯片所占面積在平面上變大、或者在截面上變大，因此存在妨礙封裝件的小型化、薄型化，并因采用間隔件等而成本增加的問題。
[0007]另外，在需要高散熱的封裝件的情況下，例如一般采用在倒裝片結(jié)構(gòu)的半導體芯片的上部粘著散熱板來降低熱阻的方法，或者采用組合高散熱規(guī)格的密封樹脂等來降低適用于半導體封裝件的材料的熱阻的方法，然而，在既要保持所需的材料特性、又要使熱阻降低方面是有界限的。

【發(fā)明內(nèi)容】

[0008]鑒于這種問題，本發(fā)明一個實施方式的一個目的在于實現(xiàn)半導體裝置的小型化、薄型化。另外，本發(fā)明一個實施方式的另一個目的在于提高半導體裝置的質(zhì)量。
[0009]根據(jù)本發(fā)明的一個實施方式，提供一種半導體裝置，具有:封裝基板；以及層疊于上述封裝基板上的多個半導體芯片，上述多個半導體芯片中的至少一個在背面的周緣部具有高度差部。
[0010]根據(jù)本發(fā)明的一個實施方式，提供一種半導體裝置，具有:封裝基板；以及在背面具有多個槽且在背面的端部具有高度差部的第一半導體芯片，上述第一半導體芯片的背面與上述封裝基板經(jīng)由芯片貼裝膏而粘著。
[0011]根據(jù)本發(fā)明的一個實施方式，通過在半導體芯片的背面設置高度差部，可提供小型化、薄型化的半導體裝置。另外，通過在半導體芯片的背面設置高度差部，可提高半導體裝置的質(zhì)量。
【附圖說明】
[0012]圖1A為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的俯視圖。
[0013]圖1B為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的剖視圖。
[0014]圖2A為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的俯視圖。
[0015]圖2B為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的剖視圖。
[0016]圖3A為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的俯視圖。
[0017]圖3B為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的剖視圖。
[0018]圖4為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的剖視圖。
[0019]圖5為示出本發(fā)明一個實施方式的半導體裝置的簡要結(jié)構(gòu)的剖視圖。
[0020](附圖標記的說明)
[0021]100、200、300、400、500:半導體裝置；101、102、103:半導體芯片
[0022]104:電連接用端子;105:封裝基板;106:引線框架
[0023]108:鍵合線；110、112、116:粘著劑；114:散熱板
【具體實施方式】
[0024]以下，參照【附圖說明】本發(fā)明的實施方式。然而，本發(fā)明可以以各種不同實施方式來實施，而不局限于以下示例的實施方式的記載內(nèi)容來解釋。另外，為了更詳細地說明，附圖與實際的實施方式相比，示意性地示出各部分的寬度、厚度、形狀等，且只是其中一例，而不用于限定本發(fā)明的解釋。另外，本說明書與各附圖的圖中與前述的相同的要素標注相同符號，詳細說明適當省略。
[0025]在本說明書中，某個部件或區(qū)域在其他部件或區(qū)域的“上(下)”時，若無特別限定，則不僅包括在其他部件或區(qū)域的正上(正下)的情況，還包括在其他部件或區(qū)域的上方(下方)的情況，即，還包括在與其他部件或區(qū)域的上方(下方)之間還存在其它的結(jié)構(gòu)要素的情況。
[0026](第一實施方式)
[0027]參照圖1A及圖1B來說明本實施方式的半導體裝置100的結(jié)構(gòu)。圖1A為本實施方式的半導體裝置100的俯視圖。圖1B為本實施方式的半導體裝置100的剖視圖。半導體裝置100具有層疊于封裝基板105上的多個半導體芯片101。多個半導體芯片101分別設置有多個電連接用端子104。另外，在封裝基板105上設置有與半導體芯片101的電連接用端子104電連接的端子。上述端子的形態(tài)可以是任意的，例如，如圖1A所示，也可以為多個引線框架106。使用鍵合線108將電連接用端子104與引線框架106相連接。如圖1B的剖視圖所示，層疊的多個半導體芯片101的尺寸大致相同。此外，圖1B中例示了層疊有兩層的半導體芯片101的實施方式，但不限于兩層，根據(jù)本實施方式的半導體裝置100可擴展至三層以上。
[0028]多個半導體芯片101可以是從硅晶片上切割而得到的。此時，硅晶片可以為體(bulk)娃晶片，也可以為絕緣體上娃(SOI ,Silicon on Insulator)晶片?；蛘撸部梢詮钠渌陌雽w晶片切割而得到。雖然未圖示，但在多個半導體芯片101的各個的表面上形成有半導體集成電路。進而，在表面的端部附近，設置有電連接用端子104。多個半導體芯片101利用粘著劑110來粘著而層疊?？墒褂谜澈夏?bonding film)作為粘著劑110，例如，使用芯片貼裝膜(die attach film)。另外在本說明書中，將半導體芯片101的形成有半導體集成電路的一側(cè)的面稱為“表面”，將其相反的一側(cè)的面稱為“背面”。
[0029]本實施方式中，包括對多個半導體芯片101的背面進行加工的情況。具體地，如圖1B所示，上層的半導體芯片103的背面的端部的厚度整形為比其他部位薄。換言之，半導體芯片101在背面的周緣部具有高度差部，這種高度差部的外側(cè)的厚度薄而內(nèi)側(cè)厚。設置在上層的半導體芯片103的高度差部位于比設置在下層的半導體芯片102的電連接用端子104所處區(qū)域更靠內(nèi)側(cè)的位置。由于這種高度差部的存在，上層的半導體芯片103的端部不會與下層的半導體芯片102相接觸，而在平面上，高度差部的內(nèi)側(cè)區(qū)域成為與下層的半導體芯片102的粘著面。即，與下層的半導體芯片102的粘著面比半導體芯片102的表面積小。圖1A中，利用虛線來表示下層的半導體芯片102及上層的半導體芯片103的粘著面的端部。
[0030]下層的半導體芯片102中的與上層的半導體芯片103之間的粘著面的外側(cè)形成有空隙，使電連接用端子104露出。通過形成這種空隙，可利用鍵合線108將電連接用端子104進行連接。
[0031]關(guān)于設置在上層的半導體芯片103的高度差部，可通過從芯片的背面?zhèn)冗M行加工來設置。例如，可通過選擇性地對半導體芯片103的背面進行切削加工、蝕刻加工等，來形成高度差部。形成高度差部時的加工深度為不影響形成于表面?zhèn)鹊钠骷某潭燃纯?。通過這種加工而形成的高度差部的形狀例如可以為階梯形狀、錐形狀或者具有曲率的錐形狀。若采用階梯形狀的高度差部，則可加大用于連接鍵合線108的空隙。另外，若采用錐形狀的高度差部，則可在對下層的半導體芯片102進行鍵合線108的連接的同時，提高上層的半導體芯片103的周緣部、即電連接用端子104所處的區(qū)域的機械強度。
[0032]關(guān)于從半導體芯片101的背面一側(cè)形成高度差時的加工深度，從半導體芯片101的背面至高度差的最深部分的深度及因高度差而變薄的、無助于半導體芯片101的粘著的區(qū)域，因需要具有可承受鍵合線108進行接線時的應力及封裝時的應力的機械強度，優(yōu)選地盡量設置得小。另一方面，優(yōu)選地，從高度差的最深部分至芯片表面的厚度盡量設置得大。然而，為了保持半導體裝置100的質(zhì)量，這些尺寸的組合應通過可靠性試驗而確定。
[0033]根據(jù)本實施方式的半導體裝置100，利用設置在半導體芯片101的周緣部的高度差部，可以避開與粘著于下側(cè)的半導體芯片102接線的鍵合線108的干渉，不需要將配置于上層的半導體芯片103的中心與下層的半導體芯片102的中心錯開。即，可使相同尺寸或同等尺寸的多個半導體芯片101的中心一致而層疊，不會因?qū)盈B而增加多個半導體芯片101所占的面積，因而不妨礙小型化。即，可以使半導體芯片101上的形成半導體集成電路的區(qū)域的面積相同并使多個半導體芯片101層疊，可在與半導體芯片101之間借助于鍵合線108來進行接線。此時，因可使多個半導體芯片101的中心大致相同而層疊，無需增加封裝基板105的面積。因此，根據(jù)本實施方式，可實現(xiàn)半導體裝置100的小型化。
[0034]進而，如下所述，作為粘著劑110，例如，當使用芯片貼裝膏等的膏狀的粘著劑時，粘著劑110向粘著部外溢出并攀爬到上層的基板的表面，由此，存在可能降低半導體裝置的質(zhì)量的憂慮，而通過設置高度差部可避免上述憂慮。
[0035]所謂半導體芯片101的中心，例如，若半導體芯片101為長方形，則指其對角線的交叉點。根據(jù)本實施方式，俯視圖中多個半導體芯片101的中心位置可大致一致，可配置于半徑約為0.005mm的圓的區(qū)域內(nèi)。
[0036]此外，圖1A及圖1B示出僅在上側(cè)的半導體芯片103上設置有高度差部的實施方式，然而，還在下側(cè)設置也無妨。此時，在利用膏狀的粘著劑來粘著封裝基板105與半導體芯片102的情況下，可避面這種粘著劑的攀爬。
[0037]根據(jù)本實施方式的半導體裝置100，由于可借助于設置在半導體芯片101的端部的高度差與由此形成的空隙來避開接線，因此不需要間隔件及間隔膜，而可利用粘著劑110來進行粘著。由此，根據(jù)本實施方式，不會妨礙半導體裝置100的薄型化，可低成本地提供半導體裝置100。
[0038]鍵合線108的材料為導電性優(yōu)秀的材料，例如，金絲或銅絲為優(yōu)選，但只要是具有所需的導電性及連接性的材料即可。
[0039](變形例1-1)
[0040]參照圖2A及圖2B來說明本變形例的半導體裝置200的結(jié)構(gòu)。圖2A為本變形例的半導體裝置200的俯視圖。圖2B為本變形例的半導體裝置200的剖視圖。本變形例的半導體裝置200不同于上述半導體裝置100之處僅在于上層的半導體芯片103的高度差部的配置不同。上述半導體裝置100中，在上層的半導體芯片103的外周的整個區(qū)域的端部設置有高度差部，但并不限于此，如本變形例，也可僅在周緣部中的周緣部的一邊上設置高度差部。另夕卜，也可在任意的2邊或3邊上設置。
[0041](第二實施方式)
[0042]參照圖3A及圖3B來說明本實施方式的半導體裝置300的結(jié)構(gòu)。圖3A為本實施方式的半導體裝置300的俯視圖。圖3B為本實施方式的半導體裝置300的剖視圖。
[0043]本實施方式的半導體裝置300，在本實施方式中，除了半導體芯片101的背面具有高度差之外，還在半導體芯片101的背面具有多個槽。具有這種槽的半導體芯片101利用粘著劑112而與封裝基板105相粘著。本實施方式中利用膏狀的粘著劑、例如芯片貼裝膏等作為粘著劑112來進行粘著。
[0044]通過在半導體芯片101的背面設置槽來增加背面的表面積。因上述背面的表面積的增加，粘著劑112所覆蓋的面積增加，由此粘著強度提高，且半導體裝置300的可靠性提尚O
[0045]關(guān)于形成于半導體芯片101的背面的槽，例如可在切割時利用切割刀片加工而成，也可利用光刻工藝加工而成。粘著劑112無間隙地進入多個槽的每個中，槽的表面全部用于粘著，因此可提尚粘著強度。
[0046]另外，粘著劑112具有從多個半導體芯片101的接合部溢出并向半導體芯片101的側(cè)面上攀爬的特性。在使用粘著劑112的半導體裝置300的情況下，攀爬的粘著劑112會到達上層的半導體芯片101的表面，這有可能造成半導體裝置300的質(zhì)量降低。
[0047]本實施方式的半導體裝置300由于在半導體芯片101的端部具有高度差部，故可防止粘著劑112從半導體芯片101與下層之間的粘著部溢出并攀爬上半導體芯片101的表面。即，可防止粘著劑112攀爬到半導體芯片101的表面而造成半導體裝置300的質(zhì)量降低的問題，可提供可靠性提高的半導體裝置300。
[0048]優(yōu)選地，本實施方式的高度差的形狀為可盡量地抑制粘著半導體芯片101之間的粘著劑112向上層的半導體芯片101攀爬的形狀。為此，優(yōu)選地，從粘著部的端部至上層側(cè)的半導體芯片101的表面的距離盡可能地長。即，例如，若采用階梯形狀，則與錐形狀或具有曲率的錐形狀相比，還可確保更長的距離，因此，可有效地防止粘著劑112的攀爬。
[0049]作為膏狀的粘著劑112，例如，可使用芯片貼裝膏，例如，可使用銀系或樹脂系的膏劑，而無特別限定。
[0050](變形例2-1)
[0051]參照圖4來說明本變形例的半導體裝置400的結(jié)構(gòu)。圖4為本變形例的半導體裝置400的截面。本變形例的半導體裝置400為將上述第一實施方式的半導體裝置100與第二實施方式的半導體裝置300相組合而成的實施方式。具體地，膏狀的粘著劑112用于封裝基板105與下層的半導體芯片102之間的粘著，膜狀的粘著劑110用于下層的半導體芯片102與上層的半導體芯片103的粘著。
[0052]通過采用這種結(jié)構(gòu)，關(guān)于上層的半導體芯片103，僅在背面端部設置高度差即可，無需通過切割工藝或光刻工藝等來形成槽。本變形例中示例有半導體芯片101為兩層的情況，而在三層以上的情況下，從第二層開始的上側(cè)的半導體芯片可省略形成槽的工藝。
[0053](第三實施方式)
[0054]參照圖5來說明本實施方式的半導體裝置500的結(jié)構(gòu)。圖5為本實施方式的半導體裝置500的剖視圖。半導體裝置500具有:半導體芯片102，配置為與封裝基板105相接觸;半導體芯片103，配置于半導體芯片102的上層;散熱板114，配置于半導體芯片103上；電連接用端子104;多個引線框架106，設置在封裝基板105上；以及鍵合線108，用于連接電連接用端子104與引線框架106。圖5的剖視圖中例示了層疊有兩層的半導體芯片101的實施方式，然而不限于兩層，本實施方式的半導體裝置500可擴展至三層以上。
[0055]本實施方式中例示了在下層的半導體芯片102的背面形成多個槽并利用膏狀的粘著劑112來粘著下層的半導體芯片102與封裝基板105的實施方式。然而不限于此，也可不形成槽而使用膜狀的粘著劑110來進行粘著。
[0056]上層的半導體芯片103具有倒裝片結(jié)構(gòu)。即，上層的半導體芯片103配置為形成半導體集成電路的表面朝向下方。在上層的半導體芯片103的背面形成有多個槽。上層的半導體芯片103的背面與散熱板114借助于粘著劑116相粘著。作為粘著劑116，例如，可使用底部填充劑。
[0057]通過在上層的半導體芯片103的背面形成槽，可增加背面的表面積。由于這種半導體芯片103的背面的表面積的增加，可降低熱阻而提高散熱效果。
[0058]關(guān)于形成于半導體芯片103的背面的槽，例如可在切割時利用切割刀片加工而成，也可利用光刻工藝加工而成。
[0059]以上，關(guān)于本發(fā)明的優(yōu)選的實施方式的半導體裝置100至500進行了說明。然而，這些僅僅為示例，本發(fā)明的技術(shù)范圍不限定于此。實際上，對本領(lǐng)域技術(shù)人員來說，在不脫離發(fā)明所附的權(quán)利要求所要保護的本發(fā)明的要旨的前提下，可進行各種變更。因此，這些變更可解釋為屬于本發(fā)明的技術(shù)范圍是理所當然的。
【主權(quán)項】
1.一種半導體裝置，其特征在于，具有: 封裝基板；以及 層疊于上述封裝基板上的多個半導體芯片， 上述多個半導體芯片中的至少一個在背面的周緣部具有高度差部。2.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于， 上述高度差部設置在上述多個半導體芯片中的層疊于上層的半導體芯片上，配置于下層的半導體芯片的電連接用端子露出。3.根據(jù)權(quán)利要求2所述的半導體裝置，其特征在于， 上述高度差部設置在上述半導體芯片的背面的周緣部的一部分上。4.根據(jù)權(quán)利要求2或3所述的半導體裝置，其特征在于， 上述多個半導體芯片的各個的中心配置于半徑為0.005mm以內(nèi)的區(qū)域中。5.根據(jù)權(quán)利要求4所述的半導體裝置，其特征在于， 上述多個半導體芯片中的至少一個在背面具有多個槽，經(jīng)由粘著劑與下層相粘著。6.根據(jù)權(quán)利要求5所述的半導體裝置，其特征在于， 上述粘著劑為芯片貼裝膏。7.根據(jù)權(quán)利要求1所述的半導體裝置，其特征在于， 還具有散熱板， 上述多個半導體芯片中的最上層的半導體芯片在背面具有多個槽， 上述最上層的半導體芯片的背面與上述散熱板經(jīng)由粘著劑而粘著， 上述最上層的半導體芯片的表面與下層相粘著。8.根據(jù)權(quán)利要求7所述的半導體裝置，其特征在于， 用于粘著上述最上層的半導體芯片的背面與上述散熱板的粘著劑為芯片貼裝膏。9.一種半導體裝置，其特征在于，具有: 封裝基板；以及 在背面具有多個槽、且在背面的端部具有高度差部的第一半導體芯片， 上述第一半導體芯片的背面與上述封裝基板借助于第一粘著劑相粘著。10.根據(jù)權(quán)利要求9所述的半導體裝置，其特征在于， 上述第一粘著劑為芯片貼裝膏。11.根據(jù)權(quán)利要求10所述的半導體裝置，其特征在于，還具有: 散熱板；以及 在背面具有多個槽的第二半導體芯片， 上述第二半導體芯片的背面與上述散熱板經(jīng)由第二粘著劑相粘著， 上述第二半導體芯片的表面與上述第一半導體芯片的表面相粘著。12.根據(jù)權(quán)利要求11所述的半導體裝置，其特征在于， 用于粘著上述第二半導體芯片的背面與上述散熱板的第二粘著劑為芯片貼裝膏。
【文檔編號】H01L25/065GK105826308SQ201610024987
【公開日】2016年8月3日
【申請日】2016年1月14日
【發(fā)明人】茂田誠
【申請人】株式會社吉帝偉士