后端金屬層中的集成電阻式存儲器的制造方法
【專利說明】后端金屬層中的集成電阻式存儲器
[0001]本申請主張第61 /98 7，415號美國臨時專利申請案的權(quán)益，其名稱為銅后端金屬層中集成電阻式存儲器的制造方法和結(jié)構(gòu)(METHOD AND STRUCTURE OF INTEGATINGRESISTIVE MEMORY IN COPPER BACKEND METAL LAYERS)并提交于 2014 年 5 月 I 日，于此將其各自分別完整內(nèi)容并入本文且于各方面做為參考。
技術(shù)領(lǐng)域
[0002]一般來說，本發(fā)明涉及電子存儲器，例如，本發(fā)明描述在存儲器器件的銅后端金屬層之間具有可縮放電阻式存儲器結(jié)構(gòu)的存儲器器件。
【背景技術(shù)】
[0003]在集成電路技術(shù)領(lǐng)域內(nèi)的最近革新是雙端存儲器。雙端存儲器對比于，例如，柵控制存儲器，其中該柵控制存儲器的兩個端子之間的導(dǎo)電性是由稱為柵極端子的第三端子所介導(dǎo)。雙端存儲器器件在功能上以及結(jié)構(gòu)上都可不同于三端器件。例如，一些雙端器件可以建構(gòu)在一對導(dǎo)電接點之間，而不是具有鄰近于一組導(dǎo)電端子的第三端子。不同于通過施加到所述第三端子的刺激而被操作，雙端存儲器器件可以藉由施加刺激到該對導(dǎo)電接點的一者或兩者而控制。本申請的發(fā)明人更進一步了解到雙端存儲器技術(shù)的多樣性，例如相變存儲器、磁阻存儲器、等等。
[0004]電阻式存儲器是個預(yù)計會有良好物理特性的雙端存儲器。雖然大部分的電阻式存儲器技術(shù)正處于發(fā)展階段，電阻式存儲器器件以及其制造的各種技術(shù)概念已經(jīng)被發(fā)明人所演示，并且處于一個或多個證明或反駁相關(guān)理論的驗證階段。即便如此，電阻式存儲器技術(shù)相較于競爭技術(shù)仍可在半導(dǎo)體電子產(chǎn)業(yè)保持實質(zhì)的優(yōu)勢。
[0005]由于電阻式存儲器技術(shù)的模型已經(jīng)進行過試驗并已得到結(jié)果，從該結(jié)果可推測到其中電阻式存儲器取代傳統(tǒng)存儲器的存儲器器件。例如，發(fā)明人已經(jīng)進行了涉及存儲器陣列的軟件模型的研究，其中該存儲器陣列包括電阻式存儲器以代替互補金屬氧化物半導(dǎo)體(CMOS)的NAND或NOR存儲器。軟件預(yù)測表明雙端存儲器陣列可以提供用于電子設(shè)備的顯著益處，其包括減少的功耗、更高的存儲器密度、先進的技術(shù)節(jié)點、或改良的性能等等。
[0006]鑒于上述情況，發(fā)明人致力于發(fā)現(xiàn)雙端子存儲器可以提供電子器件實際益處的應(yīng)用。

【發(fā)明內(nèi)容】

[0007]以下呈現(xiàn)本發(fā)明的簡要概述以提供本發(fā)明一些面向的基本理解。此概述不是本發(fā)明的詳盡概況。其既不旨在標(biāo)識說明書的關(guān)鍵或重要元素，也不在于描繪本說明書中，或在權(quán)利要求的任何范圍中的任何特定實施例的范圍。其目的在于以簡化形式呈現(xiàn)本說明書的一些概念，作為呈現(xiàn)本公開更詳細(xì)描述的前言。
[0008]在一個或多個實施例中，本申請?zhí)峁┝艘环N具有電阻式切換存儲器集成在存儲器件的后端層內(nèi)的存儲器器件。在多種實施例中，該電阻式切換存儲器可以是嵌入式存儲器，例如高速緩存、隨機存取存儲器等。在其他實施例中，電阻性存儲器可利用至少一個鑲嵌工藝而在存儲器器件的后端金屬銅層之間來制造。在一些實施例中，電阻式存儲器可以部份地使用鑲嵌工藝以及部份地使用負(fù)蝕刻處理(例如，光阻掩模和蝕刻工藝)而制造。例如，在一些實施例中，制造電阻式存儲器使用不超過四個光阻掩模。在至少一個實施例中，制造電阻式存儲器可以使用不超過兩個光阻掩模。
[0009]在其他的實施例中，本申請?zhí)峁┝艘环N具有電阻式存儲器陣列的存儲器器件，該電阻式存儲器陣列嵌入在存儲器器件的后端銅金屬化結(jié)構(gòu)中。此外，可以在不改變或不實質(zhì)上改變銅金屬化結(jié)構(gòu)的層間電介質(zhì)厚度的情況下提供電阻式存儲器陣列。因此，電阻式存儲器可以被嵌入在存儲器器件內(nèi)，同時保持電氣模型與存儲器器件的前端組件相關(guān)聯(lián)。
[0010]在一個或多個其它實施例中，電阻式存儲器可以嵌入至存儲器器件的后端銅金屬層之間。
[0011]此外，電阻式存儲器可以多層方式來制造，該多層包括具有第一橫向尺寸(例如，寬度、直徑等)的第一層子集。此外，電阻式存儲器可以包括具有第二橫向尺寸的第二層子集，該第二橫向尺寸大于涵蓋或?qū)嵸|(zhì)上涵蓋該第一層子集的第一橫向尺寸。在至少一個實施例中，可至少部份使用鑲嵌工藝形成第一層子集，如此可沿第一層子集的側(cè)壁減輕泄漏路徑。此外，可以用負(fù)蝕刻工藝形成第二層子集來降低制造嵌入電阻式存儲器的成本。
[0012]在其他實施例中，本申請?zhí)峁┮环N存儲器器件。該存儲器器件可包括襯底，其包括至少部份形成在所述襯底內(nèi)的一個或多個電子器件；介電層，其位于該襯底上方；以及通孔結(jié)構(gòu)，其于該介電層內(nèi)加襯有擴散減緩層并且填充有銅金屬，其中，所述通孔結(jié)構(gòu)通過移除該介電層的一部分而形成。此外，存儲器器件可以包括阻擋層，其形成在該介電層和該通孔結(jié)構(gòu)上方，并且所述阻擋層減輕銅材料擴散進入或穿過所述阻擋層；以及第二通孔結(jié)構(gòu)，其形成在該阻擋層內(nèi)并且暴露出該通孔結(jié)構(gòu)中的銅金屬的頂表面。在一個或多個實施例中，存儲器器件還可以包括導(dǎo)電插塞，其經(jīng)由鑲嵌工藝形成在該第二通孔結(jié)構(gòu)內(nèi)并與該銅金屬的頂表面電接觸。在另一個實施例中，存儲器器件可包括存儲器單元堆棧，其沉積在該阻擋層上方以及在該第二通孔結(jié)構(gòu)內(nèi)的導(dǎo)電插塞上方，其中，所述存儲器單元堆棧被圖案化及蝕刻以形成在該通孔結(jié)構(gòu)上方的分立雙端子存儲器器件，并使該導(dǎo)電插塞作為該分立雙端子存儲器器件的底部端子。
[0013]在本申請的其他實施例中，提供了一種用于形成電阻式存儲器單元的方法。該方法可以包括提供半導(dǎo)體襯底，該半導(dǎo)體襯底具有復(fù)數(shù)個互補金屬氧化物半導(dǎo)體器件形成其上，并且具有復(fù)數(shù)個暴露的銅導(dǎo)體接觸區(qū)域；以及形成阻擋層在該半導(dǎo)體襯底和該銅導(dǎo)體接觸區(qū)域上方。該方法可以進一步包括形成復(fù)數(shù)個底部電極在該阻擋層內(nèi)，該底部電極與該銅導(dǎo)體接觸區(qū)域的至少一個子集的相應(yīng)的每一個電接觸；以及設(shè)置一組電阻式存儲器單元層在該阻擋層上方，其可另外包括:設(shè)置電阻式切換材料在所述復(fù)數(shù)個底部電極上方并與其電接觸，以及設(shè)置主動金屬材料在所述電阻式切換材料上方并與其電接觸。除了上述之外，該方法可以包括設(shè)置蝕刻停止層，該蝕刻停止層包含在該主動金屬材料的部分上方的分立蝕刻停止區(qū)段；以及蝕刻位于該分立蝕刻停止區(qū)段之間的該組電阻式存儲單元層，以形成復(fù)數(shù)個電阻式存儲器結(jié)構(gòu)。此外，該方法可以包括將第一電介質(zhì)層沉積在該復(fù)數(shù)個電阻式存儲器結(jié)構(gòu)上方及之間，并蝕刻該第一介電層，以暴露該復(fù)數(shù)個電阻式存儲器結(jié)構(gòu)的蝕刻停止層。此外，該方法可以包括將第二介電層沉積在該第一介電層的至少一部分上方以及在該復(fù)數(shù)個電阻式存儲器結(jié)構(gòu)的蝕刻停止層上方，以及在該第二介電層的分立掩模部分上方形成并圖案化掩模層。接著，該方法可以包括響應(yīng)于所述掩模層，蝕刻該第二介電層的至少一部分，以形成復(fù)數(shù)個接觸通孔，其分別暴露出所述復(fù)數(shù)個電阻式存儲器結(jié)構(gòu)的分立蝕刻停止區(qū)段的至少一部分；以及在該復(fù)數(shù)個接觸通孔內(nèi)將銅金屬層形成在所述復(fù)數(shù)個電阻式存儲器結(jié)構(gòu)的分立蝕刻停止區(qū)段的部分上方并與其個別電接觸。。
[0014]在一個或多個本發(fā)明的其它實施例中，提供種形成包含嵌入電阻式存儲器的器件的方法。該方法可以包括提供襯底，該襯底具有復(fù)數(shù)個CMOS器件形成其上，并形成第一銅金屬層在該襯底上方，該第一銅金屬層包括復(fù)數(shù)個銅接觸墊。此外，該方法可以包括形成復(fù)數(shù)個電阻式存儲器器件在該襯底的表面區(qū)域部分上方并在該表面區(qū)域部份內(nèi)與該復(fù)數(shù)個銅接觸墊的相對應(yīng)子集的相應(yīng)的一個接觸，其中，形成該復(fù)數(shù)個電阻式存儲器器件是藉由使用兩個、三個或四個光阻掩模層，并且進一步其中，該復(fù)數(shù)個電阻式存儲器器件包括一組第一存儲器接觸區(qū)域的相應(yīng)的一個。此外，該方法可以包括形成第二銅金屬層在該復(fù)數(shù)個電阻式存儲器器件上方并與該組第一存儲器接觸區(qū)域電接觸。
[0015]在至少一個附加的實施例中，本申請?zhí)峁┝艘环N包含電阻式存儲器單元的器件。該器件可包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有復(fù)數(shù)個CMOS器件形成其上，并且具有復(fù)數(shù)個暴露的銅導(dǎo)體接觸區(qū)域。此外，該器件可以包括復(fù)數(shù)個底部電極，該底部電極在該阻擋層內(nèi)并與該銅導(dǎo)體接觸區(qū)域的至少一個子集的相應(yīng)的每一個電接觸。此外，該器件可以包括第一電介質(zhì)層，其設(shè)置在該阻擋層上方；以及電阻式存儲器堆棧，其設(shè)置在該第一介電層內(nèi)，并設(shè)置在該復(fù)數(shù)個底部電極上方并與其電接觸。該電阻式存儲器單元堆?？梢园娮枋角袚Q材料，其設(shè)置在所述復(fù)數(shù)個底部電極上方并與其電接觸；以及主動金屬材料，其設(shè)置在所述電阻式切換材料上方并與其電接觸。除了上述之外，該器件可包括蝕刻停止層，其設(shè)置在該第一介電層內(nèi)，并設(shè)置在該主動金屬材料上方并與其電接觸；以及第二介電層，其設(shè)置在該第一介電層上方，其中，該第二介電層包含暴露該蝕刻停止層的至少一部分的接觸墊通孔。更進一步地，該器件可包括銅金屬，其設(shè)置在該接觸墊通孔內(nèi)，并設(shè)置在該蝕刻停止層的部份上方并與其電接觸。
[0016]下列的描述和附圖闡述本說明書的某些示例面向。然而，這些方面僅表示本說明書中的原理可被采用的各種方式中的一部分。由以下的詳細(xì)說明配合參考附圖，本發(fā)明的其他優(yōu)點和新穎特征將變得清楚明白。
【附圖說明】
[0017]本發(fā)明的各個面向或特征是參考附圖而加以描述，其中相似參考符號在全文中將被用來意指相似元件。在本說明書中，許多特定細(xì)節(jié)被闡述以便提供本發(fā)明的完全理解。然而，應(yīng)該明白的是，題述發(fā)明的某些面向可以不用這些具體細(xì)節(jié)或利用其它方法、組件、材料等情況下而實施。在其他實例中，公知的結(jié)構(gòu)和器件是以方塊圖的形式顯示，以幫助描述題述發(fā)明。
[0018]圖1描繪根據(jù)本發(fā)明的實施例的具有嵌入銅后端層的電阻式存儲器的示例器件的不意圖；
[0019]圖2A和圖2B描繪根據(jù)本發(fā)明的其他實施例的用來形成通孔在后端銅導(dǎo)體上方的示例工藝的示意圖；
[0020]圖3A和圖3B描繪根據(jù)本發(fā)明的其他實施例的用來以鑲嵌工藝形成雙端存儲器的導(dǎo)電電極的示例處理的示意圖；
[0021]圖4A和圖4B描繪根據(jù)本發(fā)明的實施例的用來制造分立存儲器結(jié)構(gòu)在導(dǎo)電電極上方的示例處理的示意圖；
[0022]圖5描繪根據(jù)本發(fā)明的其他實施例的用于分立存儲器結(jié)構(gòu)上方的后端處理的示例介電層的示意圖；
[0023]圖6A和圖6B描繪示例化學(xué)機械研磨(CMP)工藝和形成額外的介電層的示意圖；
[0024]圖7描繪在遠(yuǎn)離嵌入式存儲器的器件區(qū)域中形成垂直通孔的范例負(fù)蝕刻工藝的示意圖；
[0025]圖8說明根據(jù)本發(fā)明的一個或多個實施例中，在鄰近垂直通孔處形成接觸通孔的示例負(fù)蝕刻工藝的示意圖；
[0026]圖9說明根據(jù)本發(fā)明的一個或多個實施例中，在通孔區(qū)域上方進行范例擴散減緩內(nèi)襯沉積的不意圖；
[0027]圖10描繪根據(jù)本發(fā)明的其他實施例的用來形成金屬層在嵌入電阻式存儲器上方的示例銅填充工藝的示意圖；
[0028]圖11和12說明根據(jù)本發(fā)明的一個或多個實施例，用于制造嵌入式存儲器的示例方法的流程圖；
[0029]圖13描繪在本發(fā)明的其他實施例中，用來制造具有嵌入式存儲器的存儲器器件的范例方法的流程圖；
[0030]圖14說明在本發(fā)明的實施例中，用來在存儲器器件的后端銅金屬層之間制造存儲器的示例方法的流程圖；
[0031]圖15描繪根據(jù)本發(fā)明的實施例，用于存儲器的示例操作及控制環(huán)境的方塊圖；
[0032]圖16說明可以結(jié)合多種實施例來實現(xiàn)的示例計算環(huán)境的方塊圖。
【具體實施方式】
[0033]本公開的實施例系用于提供包括一個或多個制造于電子芯片的后端制程(back-end-of-line, BEoL)金屬層之間的雙端存儲器的數(shù)組的存儲器器件。在一些實施例中，該等BEoL金屬層可包括銅金屬層。后端制程制造通常系指集成電路制程的二次加工，于該集成電路制程中，形成于集成電路基板之中或之上的電子組件(例如晶體管、電容、電阻等)系被連接至用于集成電路的布線概略(wiring schematic)的布線層。該布線層系可用于互連該等電子組件的子集、連接組件至接觸點、用于芯片外鏈接的接合點或類似者。該布線層可包括水平線、垂直互聯(lián)、接觸墊等等以利于組件的互連。
[0034]銅后端金屬化可施加顯著的限制在用于集成電路生產(chǎn)的線工藝(line process)的后端。這些限制是由于多種原因，包括銅本身的物理特性、與之兼容的材料、和相對低的軟化溫度(softening temperature)。銅往往具有相對高的擴散性(如原子的迀移率)且也可與一般的半導(dǎo)體材料行化學(xué)反應(yīng)。舉例而言，銅可有害地影響常用于半導(dǎo)體閘極絕緣體、介電層等等氧化物半導(dǎo)體材料。因此，在一些公開的實施例中，銅金屬系可以擴散減緩材料(diffus1n mitigat1n mateiral)襯住，以緩和或避免銅原子擴散至器件各處。同樣地，因為銅往往是可化學(xué)反應(yīng)的，一些可與鋁或銀化學(xué)兼容的材料未必可與銅兼容。此外，銅具有相對低的