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電阻式存儲(chǔ)器及其制造方法_3

文檔序號(hào):8489046閱讀:來源:國知局
一實(shí)施例,與前述實(shí)施例的差異主要在于先不在堆疊中 形成上電極,待自對(duì)準(zhǔn)開口形成后才形成上電極。應(yīng)注意的是,后文中與前文相同或相似的 元件或膜層將W相同或相似的標(biāo)號(hào)表示,其材料、制造方法與功能皆與前文所述相同或相 似,故此部分在后文中將不再費(fèi)述。
[0036] 首先參見圖8,提供基底200,并于基底200上依序形成下電極層210、電阻轉(zhuǎn)態(tài)材 料層220、犧牲材料層240、及圖案化掩膜250。
[0037] 接著,參見圖9,W圖案化掩膜250作為掩膜依序蝕刻其下的犧牲材料層240、電阻 轉(zhuǎn)態(tài)材料層220及下電極層210。下電極層210、電阻轉(zhuǎn)態(tài)材料層220、及犧牲層240經(jīng)蝕刻 后形成一堆疊310,包含圖案化的下電極210'、電阻轉(zhuǎn)態(tài)層220'、及犧牲層240'。堆疊310 的內(nèi)壁與基底200的表面具有夾角0,可通過調(diào)控干蝕刻步驟的參數(shù)W調(diào)控此夾角0的 角度。此夾角0的角度可為約80度至約90度。于此干蝕刻步驟結(jié)束后,可進(jìn)行濕式剝除 法、等離子體灰化法或其結(jié)合移除圖案化掩膜250。
[003引接著,參見圖10,于基底200及堆疊310上毯覆性形成層間介電層270。如圖10 所示,層間介電層270完全包覆堆疊310。接著,如圖11,移除位于堆疊310上方的層間介 電層270,W暴露該犧牲層240'。
[0039] 接著,參見圖12,W濕蝕刻步驟選擇性移除犧牲層240',W形成自對(duì)準(zhǔn)開口 280。 此濕蝕刻步驟可在幾乎不蝕刻層間介電層270的情況下選擇性移除犧牲層240',此層間介 電層270/犧牲層240'的蝕刻選擇比可為約1/20至約1/500,例如可為約1/30至約1/400。
[0040] 繼續(xù)參見圖12,進(jìn)行此濕蝕刻步驟后,留下的下電極210'、電阻轉(zhuǎn)態(tài)層220'共同 作為堆疊310'。開口 280對(duì)準(zhǔn)此堆疊310',且開口 280的側(cè)壁280a與下電極210'及電阻 轉(zhuǎn)態(tài)層220'的側(cè)壁210'a及220'a對(duì)齊。
[0041] 接著,參見圖13,完成開口 280的定義后沉積上電極材料,W形成上電極層于電阻 轉(zhuǎn)態(tài)層220'上并順應(yīng)性覆蓋該開口 280的側(cè)壁與底部。接著,進(jìn)行另一沉積步驟W形成擴(kuò) 散阻擋材料層順應(yīng)性覆蓋此上電極層。
[0042] 接著,在擴(kuò)散阻擋材料層上沉積作為接觸插塞的金屬層,并使其填滿開口 280。完 成上電極層、擴(kuò)散阻擋材料層與金屬層的沉積后,W化學(xué)機(jī)械研磨法進(jìn)行平坦化,將開口W 外的上電極層、擴(kuò)散阻擋材料層與金屬層去除,W形成上電極230'、擴(kuò)散阻擋層290、接觸 插塞300并得到如圖13所示的電阻式存儲(chǔ)器410。此接觸插塞300電連接上電極230'。
[0043] W圖8-13的制造步驟所形成的電阻式存儲(chǔ)器410具有基底200及設(shè)于基底200上 的堆疊310'。此堆疊310'依序包括下電極210'及電阻轉(zhuǎn)態(tài)層220'。層間介電層270覆 蓋基底200與堆疊310',且具有開口 280對(duì)準(zhǔn)堆疊310',該開口 280的側(cè)壁280a與下電極 210'及電阻轉(zhuǎn)態(tài)層220'的側(cè)壁210'a及220'a對(duì)齊。上電極230'順應(yīng)性設(shè)于開口 280 的側(cè)壁與底部,而擴(kuò)散阻擋層290順應(yīng)性覆蓋上電極230'。接觸插塞300設(shè)于開口 280中 且電連接上電極230'。
[0044] 綜上所述,本發(fā)明利用自對(duì)準(zhǔn)方式定義接觸開口,可避免W干蝕刻步驟形成接觸 開口時(shí)對(duì)元件造成的傷害,W提升工藝良率。再者,本發(fā)明相較于W干蝕刻步驟形成接觸開 口的工藝可減少一道圖案化掩膜,故可降低生產(chǎn)成本。另外,本發(fā)明不需保留工藝容忍度, 故可進(jìn)一步縮小電阻式存儲(chǔ)器中元件的面積,達(dá)到元件微小化的目的。
[0045] 雖然本發(fā)明的實(shí)施例及其優(yōu)點(diǎn)已掲露如上,但應(yīng)該了解的是,任何所屬技術(shù)領(lǐng)域 中具有通常知識(shí)者,在不脫離本發(fā)明的精神和范圍內(nèi),當(dāng)可作更動(dòng)、替代與潤飾。此外,本發(fā) 明的保護(hù)范圍并未局限于說明書內(nèi)所述特定實(shí)施例中的工藝、機(jī)器、制造、物質(zhì)組成、裝置、 方法及步驟,任何所屬技術(shù)領(lǐng)域中具有通常知識(shí)者可從本發(fā)明掲示內(nèi)容中理解現(xiàn)行或未來 所發(fā)展出的工藝、機(jī)器、制造、物質(zhì)組成、裝置、方法及步驟,只要可W在此處所述實(shí)施例中 實(shí)施大抵相同功能或獲得大抵相同結(jié)果皆可根據(jù)本發(fā)明使用。另外,每一權(quán)利要求構(gòu)成個(gè) 別的實(shí)施例,且本發(fā)明的保護(hù)范圍也包括各個(gè)權(quán)利要求及實(shí)施例的組合。
【主權(quán)項(xiàng)】
1. 一種電阻式存儲(chǔ)器,其特征在于,該存儲(chǔ)器包括: 一基底; 一堆疊,包括: 一下電極,設(shè)于該基底上;及 一電阻轉(zhuǎn)態(tài)層,設(shè)于該下電極上; 一層間介電層,覆蓋該堆疊,其中該層間介電層具有一開口對(duì)準(zhǔn)該堆疊,該開口的側(cè)壁 與該下電極及該電阻轉(zhuǎn)態(tài)層的側(cè)壁對(duì)齊; 一上電極,設(shè)于該電阻轉(zhuǎn)態(tài)層上;以及 一接觸插塞,設(shè)于該開口中且電連接該上電極。
2. 如權(quán)利要求1所述的電阻式存儲(chǔ)器,其特征在于,該上電極延伸并順應(yīng)性覆蓋該開 口的側(cè)壁。
3. 如權(quán)利要求1所述的電阻式存儲(chǔ)器,其特征在于,該存儲(chǔ)器還包括一擴(kuò)散阻擋層,順 應(yīng)性設(shè)于該開口的側(cè)壁與底部。
4. 一種電阻式存儲(chǔ)器的制造方法,其特征在于,該方法包括: 提供一基底; 形成一堆疊于該基底上,該堆疊包括: 一下電極,設(shè)于該基底上; 一電阻轉(zhuǎn)態(tài)層,設(shè)于該下電極上; 一上電極,設(shè)于該電阻轉(zhuǎn)態(tài)層上;及 一犧牲層,設(shè)于該上電極上; 形成一層間介電層覆蓋該堆疊; 移除位于該堆疊上方的該層間介電層,以暴露該犧牲層; 移除該犧牲層,以形成一對(duì)準(zhǔn)該堆疊的開口,且該開口的側(cè)壁與該下電極、該電阻轉(zhuǎn)態(tài) 層及該上電極的側(cè)壁對(duì)齊;以及 形成一接觸插塞填入該開口中且電連接該上電極。
5. 如權(quán)利要求4所述的電阻式存儲(chǔ)器的制造方法,其特征在于,在形成該接觸插塞前, 該方法還包括形成一擴(kuò)散阻擋層于該開口中,且該擴(kuò)散阻擋層順應(yīng)性覆蓋該開口的側(cè)壁與 底部。
6. -種電阻式存儲(chǔ)器的制造方法,其特征在于,該方法包括: 提供一基底; 形成一堆疊于該基底上,該堆疊包括: 一下電極,設(shè)于該基底上; 一電阻轉(zhuǎn)態(tài)層,設(shè)于該下電極上;及 一犧牲層,設(shè)于該電阻轉(zhuǎn)態(tài)層上; 形成一層間介電層覆蓋該堆疊; 移除位于該堆疊上方的該層間介電層,以暴露該犧牲層; 移除該犧牲層,以形成一對(duì)準(zhǔn)該堆疊的開口,且該開口的側(cè)壁與該下電極及該電阻轉(zhuǎn) 態(tài)層的側(cè)壁對(duì)齊; 形成一上電極于該電阻轉(zhuǎn)態(tài)層上,且該上電極順應(yīng)性覆蓋該開口的側(cè)壁與底部;以及 形成一接觸插塞填入該開口中且電連接該上電極。
7.如權(quán)利要求6所述的電阻式存儲(chǔ)器的制造方法,其特征在于,在形成該接觸插塞前, 該方法還包括形成一擴(kuò)散阻擋層于該開口中,且該擴(kuò)散阻擋層順應(yīng)性覆蓋該上電極。
【專利摘要】本發(fā)明提供一種電阻式存儲(chǔ)器及其制造方法,該存儲(chǔ)器包括:一基底;一堆疊,此堆疊包括:下電極及電阻轉(zhuǎn)態(tài)層;層間介電層,覆蓋堆疊,其中層間介電層具有開口對(duì)準(zhǔn)堆疊,此開口的側(cè)壁與下電極及電阻轉(zhuǎn)態(tài)層的側(cè)壁對(duì)齊;上電極,設(shè)于電阻轉(zhuǎn)態(tài)層上;以及接觸插塞,設(shè)于開口中且電連接上電極。本發(fā)明亦提供此電阻式存儲(chǔ)器的制造方法。本發(fā)明利用自對(duì)準(zhǔn)方式定義接觸開口,可避免以干蝕刻步驟形成接觸開口時(shí)對(duì)元件造成的傷害,以提升工藝良率。
【IPC分類】H01L45-00
【公開號(hào)】CN104810473
【申請(qǐng)?zhí)枴緾N201410032599
【發(fā)明人】李彥德, 李書銘, 陳宏生
【申請(qǐng)人】華邦電子股份有限公司
【公開日】2015年7月29日
【申請(qǐng)日】2014年1月23日
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