專利名稱：具有閾值補償功能的動態(tài)型半導體存儲器件的制作方法
技術領域：
本發(fā)明涉及一種如動態(tài)隨機存取存儲器(DRAM)一類的動態(tài)型半導體存儲器件，尤其是包括一個具有閾值補償功能的讀出放大器、能夠在一個單個存儲單元存儲多位數(shù)據(jù)的動態(tài)型半導體存儲器件。
近來，為了增強動態(tài)型半導體存儲器件的集成度和存儲容量，人們開發(fā)了多種技術。例如，號碼為3-16049的尚未審查的日本專利文獻就提出了一種包括三個器件，即兩個晶體管和一個電容器，具有與傳統(tǒng)存儲器件相同的存儲容量、能夠存儲兩位數(shù)據(jù)的存儲器件。就是說，在這個存儲器中，一個數(shù)據(jù)位對應于1.5個器件。


圖1是組成號碼為3-16049的尚未審查的日本專利文獻提出的半導體存儲器件的電路的電路圖。圖2是圖1中的電路的輸入信號的波形。圖3和4是當一個位線被讀取時一個被測電壓的波形。
如圖1所示，所示的電路圖包括一個具有兩個晶體管和一個電容器、用來在其中存儲兩位數(shù)據(jù)的一個存儲單元20、一個存儲電容器21、串聯(lián)于存儲電容器21用來把存儲于存儲電容器21中的數(shù)據(jù)讀取到一個位線上的轉(zhuǎn)移柵23和24、以及存儲節(jié)點24和25。該電路還包括兩個平行的讀出放大器26和27。
下面結(jié)合給出輸入時序波形的圖2，對圖1中所示的電路的工作情況進行說明。
參見圖2，當位線平衡控制信號NEQ和PEQ在t0時刻如圖2所示的情形發(fā)生變化，一個位線平衡電路中的所有晶體管都被關閉，且位線的預充電完成。于是，晶體管兩端的電壓成為Vcc/2。
然后，假設與位線BLL1和/BLL1電連接的一個存儲單元被選中，在時刻t1，位線讀出放大器的一個分離電路的CUT2關閉電連接于CUT2的一個晶體管，并且一個字線WLL1升高。這里，符號“/”表示一個補償信號，如，“/BLL1”表示信號BLL1的一個補償信號。
結(jié)果，存儲于存儲電容器21中的數(shù)據(jù)被電荷轉(zhuǎn)移到位線BLL1、BLR1、SBL1、SBL2、以及/BLL1、/BLR1、/SBL1、及/SBL2。
然后，當信號CUT1和REQ在時刻t2下降，位于存儲單元20的同一側(cè)的一個位線被從讀出放大器26中分離出來，而且SBL1和SBL2與/SBL1和/SBL2分離。所以，讀出放大器26和27分別存儲著從存儲單元20傳輸來的同樣的數(shù)據(jù)。
當信號UP和DOWN在時刻t3發(fā)生如圖2所示的變化，/SAS在時刻t4引發(fā)一個讀出放大操作，CUT1和CUT2在時刻t5上升，從而使讀出放大器電連接于一個位于存儲單元20的同一側(cè)的位線。就是說，/SAS執(zhí)行了一次上牽操作。
最后，CSEL在時刻t6下降，從而把被放大了的存儲單元20的數(shù)據(jù)轉(zhuǎn)移進入一個數(shù)據(jù)線。這樣，一次讀取操作完成了。
由上述傳統(tǒng)的電路中的存儲單元20在一個單個電容器中存儲兩位數(shù)據(jù)，當存儲單元存儲數(shù)據(jù)時，在存儲節(jié)點24和25兩端的電壓有4種形態(tài)，如表1所示。表1中的術語“數(shù)據(jù)”表示將要被輸出給數(shù)據(jù)線D1和D2的數(shù)據(jù)?！癏”代表Vcc，“L”代表接地電壓。表1
圖3所示是當數(shù)據(jù)D1=H和D2=H將被讀出時的狀態(tài)，圖4所示是當數(shù)據(jù)D1=L和D2=L將被讀出時的狀態(tài)。
如圖3所示，當數(shù)據(jù)D1=H和D2=H將被讀出時，在字線上升的時刻t1，補償位線之間出現(xiàn)一個電壓差ΔV。在時刻t3，由于信號UP和DOWN的作用，SBL1和/SBL2上升了ΔV/3，而/SBL1和SBL2下降了ΔV/3。
然后，如果不是電壓SBL和/SBL1與電壓SBL2和/SBL2沒有被反轉(zhuǎn)，當讀出放大操作已經(jīng)在時刻t4被進行之后，Vcc電平的電壓將通過數(shù)據(jù)線D1和D2被輸出。
當數(shù)據(jù)D1=H和D2=L如圖4所示的狀態(tài)將被讀出時，在字線上升的時刻t1，每對補償位線之間只出現(xiàn)一個電壓差ΔV/3。在時刻t3，由于信號上升和下降的作用，SBL1和/SBL2上升了ΔV/3。當/SBL1和SBL2下降了ΔV/3，電壓SBL2和/SBL2被反轉(zhuǎn)。相應地，當讀出放大操作已經(jīng)在時刻t4被進行之后，電壓Vcc被輸出給數(shù)據(jù)線D1,GND電平的電壓被輸出給數(shù)據(jù)線D2。
但是，由于上述的傳統(tǒng)半導體存儲器件具有一個含有兩個晶體管和一個電容器的存儲單元結(jié)構(gòu)，使得存儲單元不可避免地具有復雜的結(jié)構(gòu)，而且，與含有一個晶體管和一個電容器的一般動態(tài)隨機存取存儲器(RAM)相比，其制作方法也更復雜。
此外，在上述的傳統(tǒng)半導體存儲器件中，必須從一個電容器的彼此相對的兩個電極通過兩個晶體管引線到補償位線。這樣，當需要更高的集成度時，在布圖中，很難保持結(jié)構(gòu)的對稱性，從而引起諸如讀取余量等的余量下降問題。
針對傳統(tǒng)半導體存儲器件的上述問題，本發(fā)明的目的在于提供一種具有由一個晶體管和一個電容器組成的存儲單元結(jié)構(gòu)、而且能夠在一個單個存儲單元中存儲兩位數(shù)據(jù)的動態(tài)型半導體存儲器件。本發(fā)明的另一個目的在于提供一種從這樣一個動態(tài)型半導體存儲器件中讀取數(shù)據(jù)的方法。
一方面，本發(fā)明提供一種動態(tài)型半導體存儲器件，它包括(a)一個第一分級補償位線；(b)一個第二分級補償位線；(c)一個電連接于所述第一位線的第一讀出放大器；和(d)至少一個電連接于所述第一位線和所述第二位線的第二讀出放大器，其特征在于，它又含有(e)位于用于每個第二讀出放大器的所述第一位線和所述第二位線之間的一個電容器；和(f)在所述第一位線和所述第二位線之間與所述電容器串接的一個轉(zhuǎn)移柵。如果多個第二讀出放大器被提供給動態(tài)型半導體存儲器件，這些第二讀出放大器都被電連接于所述第一位線，且所述第二位線電連接于每個第二讀出放大器。
本發(fā)明還進一步提供的動態(tài)型半導體存儲器件，它包括具有一個包括補償主位線對和輔位線對的一個分級主位線，其特征在于，它還包括(a)一個位于電連接于一個輔讀出放大器的所述主位線對和所述輔位線對之間的電容器；以及(b)一個以串接方式電連接于所述主位線對和所述輔位線對之間的電容器的轉(zhuǎn)移柵，其中，一個被從一個被選中的存儲單元讀取到所述輔位線對的差分電壓被轉(zhuǎn)移到所述主位線對，并且被一個電連接于所述主位線對的主讀出放大器放大，所述主位線對上的數(shù)據(jù)通過所述電容器被反饋到所述主位線對，并被從所述輔位線對再讀出到所述主位線對，從而讀出兩位數(shù)據(jù)。
另一方面，本發(fā)明還提供一種從一個包括具有一個主位線與一個輔位線的一個第一讀出放大器和位于所述主位線與所述輔位線之間的一個電容器的動態(tài)型半導體存儲器件中讀出數(shù)據(jù)的方法，它包含以下步驟(a)把從一個被選中的存儲單元中被讀出到所述輔位線上的一個差分電壓轉(zhuǎn)移到所述主位線；(b)放大所述差分電壓，以讀出高位數(shù)據(jù)；(c)把在主位線上傳輸?shù)臄?shù)據(jù)通過電容器反饋回到輔位線上；以及(d)從輔位線上讀取數(shù)據(jù)到主位線上，從而讀出低位數(shù)據(jù)。
圖1是一個傳統(tǒng)半導體器件的電路圖；圖2是圖1中所示電路的輸入時序信號的波形圖；圖3所示是當圖1所示的電路中一個位線將被讀取時在位線上產(chǎn)生的電壓的波形圖；圖4所示是當圖1所示的電路中一個位線將被讀取時在位線上產(chǎn)生的電壓的波形圖；圖5是本發(fā)明的第一個實施例所提供的半導體存儲器件的電路圖；圖6是圖5中所示電路的輸入時序信號的波形圖；圖7所示是當圖5所示的電路中一個位線將被讀取時在位線上產(chǎn)生的電壓的波形圖；圖8所示是當圖5所示的電路中一個位線將被讀取時在位線上產(chǎn)生的電壓的波形圖；圖9是本發(fā)明的第二個實施例所提供的半導體存儲器件的電路圖；圖10是圖9中所示電路的輸入時序信號的波形圖；圖11所示是當圖9所示的電路中一個位線將被讀取時在位線上產(chǎn)生的電壓的波形圖；圖12所示是當圖9所示的電路中一個位線將被讀取時在位線上產(chǎn)生的電壓的波形圖；圖13是本發(fā)明的第二個實施例所提供的半導體存儲器件的分布圖的平面示意圖；圖14是本發(fā)明的第三個實施例所提供的半導體存儲器件的分布圖的平面示意圖；圖15是本發(fā)明的第三個實施例所提供的半導體存儲器件的電路圖；圖16是圖15中所示電路的輸入時序信號的波形圖；圖17是本發(fā)明的第四個實施例所提供的半導體存儲器件的電路圖；圖18是圖17中所示電路的輸入時序信號的波形圖；圖19是圖17中所示電路的輸入時序信號的波形圖；圖20是本發(fā)明的第五個實施例所提供的半導體存儲器件的電路圖；圖21是圖20中所示電路的輸入時序信號的波形圖；圖5至圖8給出了本發(fā)明的第一個實施例所提供的動態(tài)型半導體存儲器件。
參見圖5，所示的動態(tài)型半導體存儲器件含有多個存儲單元1、一個主讀出放大器30、以及一個輔讀出放大器5。存儲單元1含有存儲電容器2、均串聯(lián)連接于存儲電容器2的轉(zhuǎn)移柵3、以及存儲節(jié)點4。輔讀出放大器5包括讀出放大晶體管6和7、用來補償一個閾值電壓的偏差的晶體管8和9、以及讀取柵10和11。
一個位線被分級化，即含有一個補償主位線和輔位線。一對主位線電連接于單個主讀出放大器30和多個輔讀出放大器5。
如下文將要詳述的，該動態(tài)型半導體存儲器件還包括位于輔讀出放大器5的輔位線/SBL和GBL與主位線SBL和/GBL之間的電容器12和13。電容器12和13用于反饋操作。
從一個被選中的存儲單元讀出到輔位線上的一個差分電壓被轉(zhuǎn)移到主位線上，并被主讀出放大器30放大，以讀出高位數(shù)據(jù)。同時，在主位線上的數(shù)據(jù)通過電容器12和13被反饋回到輔位線。之后，數(shù)據(jù)被從輔位線讀出到主位線，以讀出低位數(shù)據(jù)。
位于輔位線之間的轉(zhuǎn)移柵3把輔位線分成第一段和第二段。不同的電壓被寫進輔位線的第一段和第二段，然后，轉(zhuǎn)移柵3被激活，從而由電荷分布產(chǎn)生4個不同的電壓。這樣被產(chǎn)生的4個電壓被寫入一個存儲單元。
下面對本發(fā)明的第一個實施例提供的動態(tài)型半導體存儲器件進行說明。
首先要描述的是被一個字線WLU1和一個輔位線BLU1選中的存儲單元1的讀取操作。
參見圖6，當一個用來控制一個輔位線的預充電的信號PDL在t0時刻以圖6所示的方式從H電平變到L電平，在這個輔位線預充電電路中的所有晶體管都被關閉。這樣，輔位線的預充電完成。輔位線BLU、/BLU1、BLU2、/BLU2、SBL、/SBL、BLL1、/BLL1、BLL2、/BLL2仍然具有電壓Vcc/2。
在時刻t0，用來控制一個用于寫入的轉(zhuǎn)移柵的控制信號和一個用來控制被插入一個輔位線的轉(zhuǎn)移柵的控制信號按圖6所示的方式從H電平變到L電平。結(jié)果，把信號CTGL和TGL作為柵輸入加以接收的晶體管被關閉，SBL、/SBL、BLL1、/BLL1補充分別與BLL1、/BLL1、BLL2、/BLL2分離。
當用來取消輔讀出放大器5的偏差的信號OCS和OCV在時刻t1以圖6所示的方式發(fā)生變化的時候，分別將信號OCS和OCV作為柵輸入接收的晶體管8和9被打開，且輔位線對SBL和/SBL通過讀出放大晶體管6和7被二極管式地連接于信號OCV。假設信號OCV具有OVV的電平，且晶體管6和7分別具有閾值電壓VTH6和VTH7，則，輔位線SBL和/SBL將分別具有電壓(OVV+VTH6)和(OVV+VTH7)。
通過進行上述操作，讀出放大晶體管6和7在它們被制作時產(chǎn)生的閾值電壓的偏差得到補償。因而有可能防止因閾值電壓偏差、因?qū)⒋鎯τ诖鎯卧械臄?shù)據(jù)讀取到輔位線上而引起的余裕讀取能力下降的問題。
但是，應當注意到，如果讀出放大晶體管6和7的設計閾值電壓是VTH0，那么，有必要把OVV的電平設定為等于(Vcc/2-TH-α)，其中α代表某個值的電壓。
在下面的描述中，為了簡化之故，將條件設定為VTH6等于VTH7(VTH6=VTH7)，即閾值電壓沒有偏差。
在完成了上述為補償閾值電壓的偏差而進行的步驟之后，字線WLU1的電壓在時刻t2從L電平變到H電平。結(jié)果，轉(zhuǎn)移柵3被打開，存儲于存儲電容器2中的數(shù)據(jù)被電荷轉(zhuǎn)移到輔位線BLU2、BLU1和SBL。
第一個實施例所提供的半導體存儲器件的存儲單元用一個存儲電容器存儲兩位數(shù)據(jù)。所以，存儲節(jié)點4當存儲單元在其中存儲有數(shù)據(jù)時可以有4個不同的電壓Vcc、2Vcc/3、Vcc/3和接地電壓GND。這4個電壓分別相對于兩位二進制數(shù)“11”、“10”、“01”和“00”。
圖7給出了當數(shù)據(jù)“11”對應于電壓Vcc時產(chǎn)生的在主、輔位線中的電壓的波形。圖8給出了當數(shù)據(jù)“10”對應于電壓2Vcc/3時產(chǎn)生的在主、輔位線中的電壓的波形。
當字線WLU1在時刻t2升高以后，當存儲單元1存儲數(shù)據(jù)“11”，在補償輔位線對BLU1和/BLU1之間產(chǎn)生一個電壓差ΔV，如圖7所示。而當存儲單元1存儲數(shù)據(jù)“10”，在補償輔位線對BLU1和/BLU1之間產(chǎn)生一個電壓差ΔV/3，如圖8所示。
如圖6所示，一個讀取開關信號RS的電壓在時刻t3從L電平變到H電平。于是，輔讀出放大器5中的晶體管10和11被打開，已經(jīng)被一個主位線預充電電路(圖中未示出)預充電為Vcc/2的主位線電壓，根據(jù)讀出放大器6和7的柵電壓，即與輔位線對相同電平的電壓，被降低。結(jié)果，已經(jīng)被讀到輔位線上的電壓差被轉(zhuǎn)移到主位線GBL和/GBL。
在時刻t4，讀取開關信號RS的電壓被降到L電平，主位線GBL和/GBL的電壓之間的電壓差被主讀出放大器30放大到Vcc或GND電平，如圖7和圖8所示。當存儲單元1存儲數(shù)據(jù)“11”或“10”，主位線GBL的電壓被放大到Vcc電平，主位線/GBL的電壓被放大到GND電平，如圖7和圖8所示。這代表一個讀取高位數(shù)據(jù)的操作，尤其是，“H”數(shù)據(jù)在兩種情況均被讀出。另一方面，當存儲單元1存儲數(shù)據(jù)“01”或“00”,“L”數(shù)據(jù)被上述讀取高位數(shù)據(jù)的操作所讀出。
當主位線被放大時，即時刻t4到t5，信號CPE控制分別以串接方式電連接于電容器12和13的轉(zhuǎn)移柵與主、輔位線之間的聯(lián)系，由于CPE被保持在H電平，輔位線上的一個電壓被主位線的一個電壓因數(shù)據(jù)讀取電路中電容器12和13而引起的波動所影響，因而也發(fā)生變化。
當存儲單元在其中存儲數(shù)據(jù)“11”或“10”，輔位線SBL、BLU1和BLU2的電壓被升高了ΔV/3，而輔位線/SBL、/BLU1、/BLU2的電壓被降低了ΔV/3。所以，輔位線SBL和/SBL的電壓被反轉(zhuǎn)，如圖8所示。
在時刻t5，信號TGU和CPE的電壓被降到L電平，結(jié)果，在存儲單元中的位線和讀出放大器被彼此分離開來。之后，輔位線的一個電壓不受主位線的電壓的波動所影響。
在時刻t6，一個寫入開關信號WSU升高，結(jié)果，主位線的一個放大電壓被寫入各個輔位線BLU1、BLU2、/BLU1、和/BLU2 。
在時刻t7，寫入開關信號WSU下降，于是，主位線被預充電至Vcc/2電壓。
在時刻t8，讀取開關信號RS又被激活，結(jié)果，輔位線SBL和/SBL之間的電壓差被轉(zhuǎn)移到主位線GBL和/GBL，并被放大。
如果存儲單元在其中存儲數(shù)據(jù)“11”,“H”數(shù)據(jù)被讀出，如圖7所示。另一方面，因為輔位線SBL和/SBL的電壓與高位數(shù)據(jù)將被讀出的情況相比是被反轉(zhuǎn)的，如果存儲單元在其中存儲數(shù)據(jù)“10”,“L”數(shù)據(jù)被讀出，如圖7所示。上述操作是讀取低位數(shù)據(jù)的操作。
圖7給出了讀取數(shù)據(jù)“11”的操作，圖8給出了讀取數(shù)據(jù)“10”的操作。
當存儲單元在其中存儲數(shù)據(jù)“01”和“00”時，它們被讀出的方式與上述相同。
在時刻t10,WSL和TGL的電壓升高，如圖6所示。結(jié)果，存儲在主位線中的數(shù)據(jù)被分別寫入輔位線SBL、BLL1和/SBL、/BLL1。
在寫入開關信號已經(jīng)下降之后，如果存儲單元在其中存儲數(shù)據(jù)“10”，如圖8所示，例如，輔位線BLU1和BLU2被保持在Vcc電平，輔位線SBL和BLL1被保持在GND電平。
假設輔位線BLU1具有與N個字線的寄生電容相同的寄生電容CB，那么，輔位線BLU2和BLL1都具有寄生電容CB?，F(xiàn)在假設位線SBL的寄生電容因為與CB相比太小而可以被忽略，當信號TGU在時刻t11升高，輔位線BLU1、BLU1、SBL和BLL1都被連接起來。由于電容耦合的作用，輔位線BLU1和存儲節(jié)點4的電壓都可以由下面的等式(1)來表示。
(2CB×Vcc+CB×0[V])/3CB=2Vcc/3(1)然后，在時刻t12，字線WLU1下降，使得2Vcc/3或數(shù)據(jù)“10”被重寫入存儲單元。表2給出了在重寫時每個輔位線的4種不同電壓。表2
現(xiàn)在假設當字線WLU1在數(shù)據(jù)“11”或Vcc被保持在存儲單元中時升高的時候，被讀出到輔位線BLU1和BLU2的電壓差用ΔV來表示，位線的一個寄生電容等于N個字線的寄生電容，即，輔位線BLU1和BLU2的寄生電容用CB表示，存儲單元的存儲電容用CS表示，每個電容器12和13的電容用CC來表示，輔讀出放大器中的一個位線的電容因其相對于存儲單元中的一個位線的電容太小而被忽略，那么，電壓差ΔV可以用下述公式(2)來表示。
ΔV=CC/(CS+2CB+CC)×Vcc/2 (2)假設因主位線從時刻t4到時刻t5通過電容器12和13的電壓波動而引起的一個輔位線的電壓波動用ΔVa來表示，那么下述與ΔVa有關的公式(3)成立。
Vcc/2×CC=(CS+2CB+CC)×ΔVa(3)基于上述公式(1)和(2)，計算得的CC滿足等式ΔVa=ΔV/3。從等式(1)和(2)可得如下等式。
CC=CS/3(4)從等式(4)可以看出，每個電容器12和13的電容CC被設置為等于存儲電容CS的三分之一。例如，通過將三個存儲電容串聯(lián)可以獲得等于存儲電容CS的三分之一的電容。
下面描述本發(fā)明的第一個實施例所提供的動態(tài)型半導體存儲器件的寫入操作。
在寫入操作中被傳輸給輔讀出放大器的輸入時序信號的波形與圖6所示的波形相同，只是在寫入開關信號WSU和WSH被保持激活的過程中，或在時刻t6到時刻t7和時刻t10到t11，一個信號從主讀出放大器通過一個主位線根據(jù)寫入操作寫入的數(shù)據(jù)被寫入一個輔位線，而被主讀出放大器放大的一個信號從一個主位線根據(jù)讀出操作中讀出的數(shù)據(jù)被重寫入一個輔位線。
在時刻t6到時刻t7的時段，寫入開關信號WSU被保持在“H”電平，如圖6所示。如果被寫入數(shù)據(jù)是“11”或“10”，主位線GBL被保持在“H”電平，主位線/GBL被保持在“L”電平。另一方面，如果被寫入數(shù)據(jù)是“01”或“00”，則主位線GBL被保持在“L”電平，主位線/GBL被保持在“H”電平。此外，“H”或“L”電平被寫入輔位線BLL1。
之后，在時刻t11，用于控制被插入輔位線BLU1和SBL之間或輔位線/BLU1和/SBL之間的轉(zhuǎn)移柵的信號TGU等同于讀取操作中的情況。所以，表2中所給出的4個不同電壓可以被寫入存儲單元。
下面結(jié)合圖9至12對本發(fā)明的第二個實施例所提供的動態(tài)型半導體存儲器件加以描述。
第二個實施例所提供的動態(tài)型半導體存儲器件具有與第一個實施例所提供的動態(tài)型半導體存儲器件相同的結(jié)構(gòu)，只是存儲單元的結(jié)構(gòu)和輸入時序信號的波形有所不同。
下面說明的是對存儲于被字線WL1和輔位線BLU1選中的存儲單元中的數(shù)據(jù)進行讀取的操作。
類似于第一個實施例的情況，在時刻t0，信號PDL和TGL以圖10所示的情況發(fā)生變化，導致一個輔位線的預充電被完成，且位線BLL1和/BLL1被從輔讀出放大器5中分離出來。
然后，在時刻t1，執(zhí)行一個用來補償發(fā)生于讀出放大晶體管中的閾值電壓偏差的操作。在時刻t2，字線WL1升高，使得存儲于存儲電容2中的數(shù)據(jù)被讀出到輔位線BLU1、BLU2和SBL。
在時刻t3，一個讀取開關信號RS升高，結(jié)果，輔位線中的一個差分電壓被轉(zhuǎn)移到一個主位線。在時刻t4，被轉(zhuǎn)移到主位線的差分電壓被一個主讀出放大器30放大。
如圖11和圖12所示，主位線的電壓的波動通過包含于輔讀出放大器5中的電容器12和13被轉(zhuǎn)移到輔位線，導致輔位線的一個電壓發(fā)生ΔV/3大小的變化，類似于第一個實施例的情況。
然后，在時刻t5，信號TGU和CPE以圖10所示的方式發(fā)生變化。在時刻t6，寫入開關信號WSU升高，使得主位線的一個放大了的電平被寫入輔位線BLU1、/BLU1、BLU2和/BLU2中。到目前為止所述的步驟與第一個實施例中的步驟相同。
在時刻t7，寫入開關信號WSU下降，同時，信號CTGU也下降，結(jié)果，輔位線BLU1和BLU2被分別與/BLU1和/BLU2分離。
然后，主位線被預充電到Vcc/2。在時刻t8，讀取開關信號RS再升高，使得低位數(shù)據(jù)被轉(zhuǎn)移到主位線。高位和低位數(shù)據(jù)被從輔位線轉(zhuǎn)移到主位線，并按照與第一個實施例相同的原理被讀出。
在時刻t9，已被轉(zhuǎn)移到主位線的低位數(shù)據(jù)被讀出放大器30放大。在時刻t10，寫入開關信號WSU再升高，導致主位線中的一個電壓電平被被寫入輔位線BLU1和/BLU1。同時，由于信號CTGU被保持在GND電平，因而，被寫入的數(shù)據(jù)被保持在斷開狀態(tài)，輔位線BLU2和/BLU2被保持在一個用來重寫入高位數(shù)據(jù)的電平。
其后，寫入開關信號WSU下降。在時刻t11，信號CTGU升高，結(jié)果，輔位線BLU1和BLU2被分別連接于/BLU1和/BLU2。此時，輔位線BLU2具有一個等于2N個字線的寄生電容的寄生電容，即等于2CB的位線電容，而輔位線BLU1具有一個等于N個字線的寄生電容的寄生電容，即等于CB的電容。
所以，當信號CTGU升高之后，表2所給出的4個電壓Vcc、2Vcc/3、Vcc/3和GND根據(jù)存儲于存儲單元的存儲電容中的4個不同的電壓被寫入輔位線和存儲節(jié)點4，與第一個實施例的情況相同。之后，在時刻t12，字線WL1下降，因而讀取和重寫入操作完成。
在寫入操作中，在寫入開關信號WSU被激活的過程中或在時刻t6到時刻t7和時刻t10到時刻t11，被寫入數(shù)據(jù)中的高位和低位數(shù)據(jù)被依次從主讀出放大器通過主位線寫入輔位線。
圖13給出了一個含有本發(fā)明的第二個實施例所提供的半導體存儲器件的存儲器陣列的示意圖。所示的存儲器陣列包括以陣列方式布置的多個存儲單元，輔讀出放大器的第一和和第二行41和42分別位于存儲單元陣列的上方和下方。存儲單元40在每個豎行被交替地連接于輔位線的第一行和第二行41和42。
字線43被分組成為三個塊，每個塊含有N個字線。讀出放大器的高位行41的CTGU和讀出放大器的低位行42的CTGU以圖13所示的方式被定位于塊中間。這保證了所有的數(shù)據(jù)能夠被正常地讀出和寫入所有的存儲單元40。
根據(jù)上述第一個實施例，為了在重寫入步驟中產(chǎn)生4個不同的電壓，有必要既具有輔讀出放大器的輔位線中的一個(如BLU1或BLU2)的一個位線電容，又具有另一個(如BLL1)的一個位線電容，所以有必要提供一個用作為重寫入而設的寄生電容的虛擬輔位線。而在第二個實施例中，只采用輔讀出放大器的輔位線中的一個，而不必要使用虛擬位線。
下面結(jié)合附圖14至圖16對本發(fā)明的第三個實施例所提供的半導體存儲器件加以說明。
第三個實施例所提供的半導體存儲器件具有與第二個實施例所提供的半導體存儲器件相同的結(jié)構(gòu)，只是一個輔位線與一個主位線互相連接的方式有所不同。
如圖14所示，把信號SG2作為來自轉(zhuǎn)移柵控制信號SG0的柵輸入加以接收的多個轉(zhuǎn)移柵50按圖14所示的方式被連接于一個輔位線和一個輔讀出放大器51之間，即是說，4個輔位線對共用于一個單個輔讀出放大器51。圖14所示的結(jié)構(gòu)保證了輔讀出放大器之間的布圖間距可以比第二個實施例中的同類間距小4倍。
下面結(jié)合圖15和圖16對第三個實施例所提供的半導體器件的操作加以說明。
當用來既控制字線WL又控制轉(zhuǎn)移柵的一個信號SG0升高到H電平，如圖16所示，存儲于一個被字線WL選中的存儲單元中的數(shù)據(jù)被讀出到圖15所示的BL0、BL1、BL2和BL3。由于在信號SG0到SG3中，只有SG0處于H電平，一個已經(jīng)被讀到輔位線BL0的差分電壓被轉(zhuǎn)移到一個設置于輔讀出放大器51中的位線上。
然后，已經(jīng)被讀到輔位線BL0的數(shù)據(jù)按先高位數(shù)據(jù)(U0)再低位數(shù)據(jù)的順序(L0)、以與第二個實施例相同的方式被轉(zhuǎn)移到一個主讀出放大器52。這樣，數(shù)據(jù)被重新寫入輔位線BL0。之后，控制信號SG0下降到L電平，從而將輔位線BL0從輔讀出放大器51中分離出來。
接著，用來控制一個轉(zhuǎn)移柵的信號SG1升高到H電平，從而把一個已經(jīng)被讀到輔位線BL1的差分電壓轉(zhuǎn)移到一個設置于輔讀出放大器51中的位線上。
再接著，已經(jīng)被讀到輔位線BL1的數(shù)據(jù)按先高位數(shù)據(jù)(U1)再低位數(shù)據(jù)的順序(L1)、以與上述相同的方式被轉(zhuǎn)移到主讀出放大器52。這樣，數(shù)據(jù)被重新寫入輔位線BL1。之后，控制信號SG1下降到L電平。
然后，轉(zhuǎn)移柵控制信號SG2升高，以讀取和重寫輔位線BL2的高位數(shù)據(jù)(U2)和低位數(shù)據(jù)(L2)，控制信號SG3也隨之升高，以讀取和重寫輔位線BL3的高位數(shù)據(jù)(U3)和低位數(shù)據(jù)(L3)。
最終，字線WL下降到L電平。這樣，一個循環(huán)的讀取操作被完成。
至此，總計8位數(shù)據(jù)U0、L0、U1、L1、U2、L2、U3、和L3在一個單個讀取循環(huán)中被連續(xù)地從4個存儲單元中讀取出來。
圖17給出了含有本發(fā)明的第四個實施例提供的動態(tài)型半導體存儲器件的電路圖，圖18和19所示是圖17中的電路中的輸入時序信號的波形。
近年來，隨著制作動態(tài)型半導體存儲器件的集成度越來越高，存儲容量越來越大，開發(fā)備用技術成為不可缺少的一項工作，即采用一個備用陣列用于提高器件制作的成品率。當在某個讀出放大器中發(fā)現(xiàn)缺陷，就用一個事先已經(jīng)準備好的起替換作用的備用存儲單元和備用讀出放大器把它替換，從而去除缺陷，提高成品率。
在上述第一、第二、第三個實施例中，多值輔讀出放大器包括用來在其中執(zhí)行反饋操作的電容器。所以，如果電容器的電容發(fā)生偏差，低位數(shù)據(jù)可能會被不準確地讀出，從而導致一個有缺陷的讀出放大器。另一方面，高位數(shù)據(jù)的讀出與電容器的電容無關。就是說，即使電容器的電容出現(xiàn)偏偏差，高位數(shù)據(jù)仍可以被準確地讀出。
參見圖17，輔讀出放大器60和61存在缺陷，所以，如上面所述的內(nèi)容，它可以準確地讀取和寫入高位數(shù)據(jù)，但無法讀取和寫入低位數(shù)據(jù)。一個備用輔讀出放大器62具有與正規(guī)輔讀出放大器相同的結(jié)構(gòu)。
下面結(jié)合圖17來說明有缺陷的輔讀出放大器被替換的情況。如圖17所示，在讀取或?qū)懭霑r產(chǎn)生缺陷的有缺陷的輔讀出放大器60的輔位線BL01、BL11、BL21和BL31的低位數(shù)據(jù)(共4位)被備用輔讀出放大器62的輔位線RBL0和RBL1的共計4位的高位和低位數(shù)據(jù)所替換。類似地，在讀取或?qū)懭霑r產(chǎn)生缺陷的有缺陷的輔讀出放大器61的輔位線BL02、BL12、BL22和BL32的低位數(shù)據(jù)(共4位)被備用輔讀出放大器62的輔位線RBL2和RBL3的共計4位的高位和低位數(shù)據(jù)所替換。
上述替換過程可以是通過切斷為替換而準備的另一個電路(圖中未示出)的保險絲來進行的。
下面結(jié)合圖17、18和19來描述在執(zhí)行了上述替換的情況下一個讀取操作的完成情況。
參見圖17，當數(shù)據(jù)被從有缺陷的輔讀出放大器60中讀出，用來控制備用輔讀出放大器62中的一個轉(zhuǎn)移柵的信號RSG0、RSG1、RSG2和RSG3被以圖18所示的順序激活，而且分別與信號RSG0、RSG1、RSG2和RSG3一同被讀出到輔位線RBL0、RBL1、RBL2和RBL3的數(shù)據(jù)被順次執(zhí)行讀取和重寫操作。
備用輔讀出放大器62中輔位線RBL0和RBL1的共計4位的低位和高位數(shù)據(jù)對應于有缺陷的讀出放大器60的低位數(shù)據(jù)(共4位)。所以，輔位線RBL0和RBL1的低位和高位數(shù)據(jù)被保存在一個4位寄存器63中，然后在圖18所示的時間被轉(zhuǎn)移到數(shù)據(jù)總線DOUT。于是，8位數(shù)據(jù)按期望的順序被讀出。
當數(shù)據(jù)被從有缺陷的輔讀出放大器61中讀出，備用輔讀出放大器62中的控制信號RSG0、RSG1、RSG2和RSG3被以圖19所示的順序激活，而且分別與控制信號RSG0、RSG1、RSG2和RSG3一同被讀出到輔位線RBL2、RBL3、RBL0和RBL1的數(shù)據(jù)被順次執(zhí)行讀取和重寫操作。
備用輔讀出放大器62中輔位線RBL2和RBL3的共計4位的低位和高位數(shù)據(jù)對應于有缺陷的讀出放大器61的低位數(shù)據(jù)(共4位)。所以，輔位線RBL2和RBL3的低位和高位數(shù)據(jù)被保存在一個4位寄存器63中，然后在圖19所示的時間被轉(zhuǎn)移到數(shù)據(jù)總線DOUT。于是，8位數(shù)據(jù)按期望的順序被讀出。
下面結(jié)合圖20和21對本發(fā)明的第五個實施例所提供的動態(tài)型半導體存儲器件進行說明。
在上述第一到第四個實施例中，多值輔讀出放大器包括用來在其中執(zhí)行反饋操作的電容器。在制作過程中，電容器的電容可能會發(fā)生偏差，第五個實施例可以補償這種偏差。
如圖20所示，N種電容器CC0至CCN-1被串接到主位線對和輔位線對之間的轉(zhuǎn)移柵，其中N是大于等于2的正整數(shù)。電容器CC0至CCN-1被設計成具有圍繞著根據(jù)上述等式(4)算得的存儲電容分布的不同大小的存儲電容。
CC=CS/3如圖21所示，當一個存儲單元開始工作，一個控制信號CPEi被從N個電容器控制信號CPE0至CPEN-1中激活出來，從而有可能選擇一個具有最佳反饋值的電容。
至此，已經(jīng)結(jié)合最佳實施例對本發(fā)明進行了說明，本發(fā)明具有以下優(yōu)點。
本發(fā)明可以在一個單個的存儲單元中保存兩位數(shù)據(jù)，它不象傳統(tǒng)的存儲單元那樣采用一個包括兩個晶體管和一個電容器的結(jié)構(gòu)，而是采用包括一個晶體管和一個電容器的結(jié)構(gòu)，這種結(jié)構(gòu)與通常的動態(tài)型半導體存儲器件的結(jié)構(gòu)是相同的。因此，本發(fā)明有助于顯著地減小芯片面積。
由于本發(fā)明采用分級化位線，它有可能在同時讀取或?qū)懭朐S多數(shù)據(jù)，這適合于高速文件存取。
此外，通過利用一個備用讀出放大器來僅僅替換有缺陷的輔讀出放大器的有缺陷的低位數(shù)據(jù)，它有可能使備用區(qū)的面積最小化，并提高成品率。
根據(jù)最佳實施例，如果因存儲器件制作過程中產(chǎn)生的一個偏差而導致電容器的電容發(fā)生波動，一個輔讀出放大器中的具有不同電容值的多個電容器可以抑制操作余裕度的減小。
權利要求
1.一種動態(tài)型半導體存儲器件，它包括(a)一個第一分級補償位線(SBL、/GBL)；(b)一個第二分級補償位線(/SBL、GBL)；(c)一個電連接于所述第一位線(SBL、/GBL)的第一讀出放大器(30、52)；和(d)至少一個電連接于所述第一位線(SBL、/GBL)和所述第二位線(SBL、/GBL)的第二讀出放大器(5、41、42、51)，其特征在于，它又含有(e)位于用于每個第二讀出放大器(5、41、42、51)的所述第一位線(SBL、/GBL)和所述第二位線(/SBL、GBL)之間的一個電容器(12、13)；和(f)在所述第一位線和所述第二位線(SBL、/GBL；/SBL、GBL)之間與所述電容器(12、13)串接的一個轉(zhuǎn)移柵。
2.如權利要求1所述的半導體器件，其特征在于，所述電容器(12、13)的一端電連接于所述第二位線(/SBL、GBL)，另一端電連接于所述轉(zhuǎn)移柵的一個信號端，所述轉(zhuǎn)移柵的另一個信號端電連接于所述第一位線(SBL、/GBL)。
3.如權利要求2所述的半導體器件，其特征在于，所述第二和第一讀出放大器(5、41、42、51；30、52)中的每一個都被連續(xù)激活兩次，在所述第一位線(SBL、/GBL)上被第一次放大的一個第一電壓通過所述電容器(12、13)和所述轉(zhuǎn)移柵被轉(zhuǎn)移到所述第二位線(/SBL、GBL)；從一個被選中的存儲單元中被讀出到所述第二位線(/SBL、GBL)上的一個差分電壓被放大到一個與所述第一電壓不同的差分電壓，以第二次激活所述第一讀出放大器(30、52)。
4.如權利要求1或2所述的半導體器件，其特征在于，它還進一步包括一個位于所述第二位線(/SBL、GBL)之間的用來把所述第二位線(/SBL、GBL)分成第一段和第二段的一個第二轉(zhuǎn)移柵，其中，不同的電壓被寫入所述第二位線(/SBL、GBL)的第一段和第二段，且所述第二轉(zhuǎn)移柵被激活以產(chǎn)生均被寫入一個存儲單元的4個不同的電壓。
5.一種動態(tài)型半導體存儲器件，它包括具有一個包括補償主位線對(SBL、/GBL)和輔位線對(/SBL、GBL)的一個分級主位線，其特征在于，它還包括(a)一個位于電連接于一個輔讀出放大器(5、41、42、51)的所述主位線(SBL、/GBL)對和所述輔位線(/SBL、GBL)對之間的電容器(12、13)；以及(b)一個以串接方式電連接于所述主位線對(SBL、/GBL)和所述輔位線(/SBL、GBL)對之間的電容器(12、13)的轉(zhuǎn)移柵，其中，一個被從一個被選中的存儲單元讀取到所述輔位線(/SBL、GBL)對的差分電壓被轉(zhuǎn)移到所述主位線對(SBL、/GBL)，并且被一個電連接于所述主位線對(SBL、/GBL)的主讀出放大器(30、52)放大，并且，所述主位線對(SBL、/GBL)上的數(shù)據(jù)通過所述電容器(12、13)被反饋到所述主位線對(SBL、/GBL)，并被從所述輔位線對(/SBL、GBL)再讀出到所述主位線對(SBL、/GBL)，從而讀出兩位數(shù)據(jù)。
6.如權利要求5所述的半導體器件，其特征在于，它還進一步包括一個把所述輔位線對(/SBL、GBL)分成第一段和第二段的第二轉(zhuǎn)移柵，其中，某個特定組合的電壓被寫入所述輔位線(/SBL、GBL)對的所述第一段和第二段，然后，所述第二轉(zhuǎn)移柵被激活以把4個不同的電壓寫入所述存儲單元。
7.如權利要求6所述的半導體器件，其特征在于，它還進一步包括位于多個所述輔位線對與所述輔讀出放大器之間的第三轉(zhuǎn)移柵，其中，每個所述輔位線對和所述輔讀出放大器都以分時的方式通過所述第三轉(zhuǎn)移柵彼此聯(lián)系，以連續(xù)地讀出數(shù)據(jù)。
8.如權利要求7所述的半導體器件，其特征在于，其中，如果被所述輔讀出放大器(60、61)讀出的兩位數(shù)據(jù)中的一位數(shù)據(jù)是有缺陷的，所述一位數(shù)據(jù)被一個為補償缺陷而準備好的輔讀出放大器(62)所替換。
9.如權利要求8所述的半導體器件，其特征在于，所述一位數(shù)據(jù)的替換是通過把一個為替換而準備的電路的保險絲切斷來進行的。
10.如權利要求8所述的半導體器件，其特征在于，所述為補償缺陷而準備好的輔讀出放大器(62)是一個備用輔讀出放大器。
11.如權利要求5至10中的任一個所述的半導體器件，其特征在于，N對電容器(12、13)和轉(zhuǎn)移柵并列地連接于所述主位線對(SBL、/GBL)和所述輔位線對(/SBL、GBL)之間，在N對的每一對中，所述電容器(12、13)以串接方式電連接于所述轉(zhuǎn)移柵，其中N是等于或大于2的正整數(shù)。
12.一種從一個包括具有一個主位線(SBL、/GBL)與一個輔位線(/SBL、GBL)的一個第一讀出放大器(5、41、42、51)和位于所述主位線(SBL、/GBL)與所述輔位線(/SBL、GBL)之間的一個電容器(12、13)的動態(tài)型半導體存儲器件中讀出數(shù)據(jù)的方法，其特征在于，它包含以下步驟(a)把從一個被選中的存儲單元中被讀出到所述輔位線(/SBL、GBL)上的一個差分電壓轉(zhuǎn)移到所述主位線(SBL、/GBL)；(b)放大所述差分電壓，以讀出高位數(shù)據(jù)；(c)把在主位線(SBL、/GBL)上傳輸?shù)臄?shù)據(jù)通過電容器(12、13)反饋回到輔位線(/SBL、GBL)上；以及(d)從輔位線(/SBL、GBL)上讀取數(shù)據(jù)到主位線上，從而讀出低位數(shù)據(jù)。
13.如權利要求12所述的方法，其特征在于，它還進一步包括以下步驟(e)利用一個轉(zhuǎn)移柵把所述輔位線(/SBL、GBL)分成第一段和第二段；(f)把不同的電壓寫入所述輔位線(/SBL、GBL)的所述第一段和第二段；以及(g)激活所述轉(zhuǎn)移柵，以通過電荷分布產(chǎn)生4個不同的電壓，所述不同電壓中的每一個都被寫入一個存儲單元。
全文摘要
一種動態(tài)型半導體存儲器件,它包括一個第一分級補償位線、一個第二分級補償位線、一個第一讀出放大器、至少一個第二讀出放大器及一個電容器和一個轉(zhuǎn)移柵。該器件采用包括一個晶體管和一個電容器的存儲單元,而不象傳統(tǒng)的存儲單元那樣采用兩個晶體管和一個電容器,它可以在一個單個的存儲單元中保存兩位數(shù)據(jù),有助于顯著地減小芯片面積。
文檔編號H01L27/108GK1215211SQ98120108
公開日1999年4月28日 申請日期1998年9月29日 優(yōu)先權日1997年9月29日
發(fā)明者大月哲也, 成竹功夫 申請人:日本電氣株式會社