半導體存儲器件及其操作方法
【專利摘要】公開了半導體存儲器件及其操作方法。半導體存儲器件可以包括存儲單元陣列和外圍電路，存儲單元陣列包括多個單元串。外圍電路可以包括：電壓發(fā)生單元，被配置為對存儲單元陣列執(zhí)行用于交替地執(zhí)行編程操作和驗證操作的編程循環(huán)。外圍電路可以包括：控制邏輯，被配置為控制電壓發(fā)生單元來執(zhí)行編程循環(huán)。其中，在執(zhí)行編程循環(huán)中，在編程操作期間施加到與存儲單元陣列連接的多個字線之中的與被選字線相鄰的未選字線的第二通過電壓比施加到剩余的未選字線的第一通過電壓低。
【專利說明】半導體存儲器件及其操作方法
[0001]相關申請的交叉引用
[0002]本申請要求于2015年4月9日向韓國知識產權局提交的申請?zhí)枮?0-2015-0050313的韓國專利申請的優(yōu)先權，其全部公開內容通過引用整體合并于此。
技術領域
[0003]各種實施例總體涉及一種電子器件，更具體地，涉及半導體存儲器件及其操作方法。
【背景技術】
[0004]半導體存儲器件通常分類為易失性存儲器件或非易失性存儲器件。
[0005]非易失性存儲器件具有較低的寫入速度和讀取速度，但即便在電壓被切斷之后仍能維持儲存的數(shù)據(jù)。相應地，非易失性存儲器件被用來儲存無論電源如何都需要被維持的數(shù)據(jù)。非易失性存儲器件可以包括只讀存儲器(R0M)、掩蔽型ROM(MROM)、可編程ROM (PROM)、電可編程ROM (EPROM)、電可擦除可編程ROM (EEPROM)、快閃存儲器、相變RAM (PRAM)、磁型RAM (MRAM)、電阻式RAM (RRAM)和鐵電RAM (FRAM)等?？扉W存儲器通常被劃分在或非(NOR)型快閃存儲器和與非(NAND)型快閃存儲器之間。
[0006]快閃存儲器的RAM給予快閃存儲器自由地編程數(shù)據(jù)和擦除數(shù)據(jù)的優(yōu)點?？扉W存儲器的ROM給予快閃存儲器即便電壓被切斷仍維持儲存的數(shù)據(jù)的優(yōu)點。快閃存儲器被廣泛用作便攜式電子設備(諸如數(shù)字相機、個人數(shù)字助手(PDA)和MP3播放器)的儲存媒介。

【發(fā)明內容】

[0007]在一個實施例中，可以提供半導體存儲器件。半導體存儲器件可以包括存儲單元陣列和外圍電路，存儲單元陣列包括多個單元串。外圍電路可以包括:電壓發(fā)生單元，被配置為對存儲單元陣列執(zhí)行用于交替地執(zhí)行編程操作和驗證操作的編程循環(huán)。外圍電路可以包括:控制邏輯，被配置為控制電壓發(fā)生單元來執(zhí)行編程循環(huán)。其中，在執(zhí)行編程循環(huán)中，在編程操作期間施加到與存儲單元陣列連接的多個字線之中的與被選字線相鄰的未選字線的第二通過電壓低于施加到剩余的未選字線的第一通過電壓。
[0008]在一個實施例中，可以提供操作半導體存儲器件的方法。該方法可以包括:在執(zhí)行編程操作時施加編程電壓到與多個單元串連接的多個字線之中的被選字線。該方法可以包括:在執(zhí)行編程操作時施加第二通過電壓到與被選字線相鄰的第一未選字線，以及在執(zhí)行編程操作時施加比第二通過電壓高的第一通過電壓到多個未選字線之中的除第一未選字線之外的第二未選字線。該方法可以包括:在執(zhí)行驗證操作時，將編程電壓放電然后施加驗證電壓到被選字線，以及在執(zhí)行驗證操作時施加第一通過電壓到第一未選字線和第二未選字線。
[0009]在一個實施例中，可以提供操作半導體存儲器件的方法。該方法可以包括:在執(zhí)行編程操作時施加編程電壓到與多個單元串連接的多個字線之中的被選字線。該方法可以包括:在執(zhí)行編程操作時施加第二通過電壓到與被選字線相鄰的第一未選字線，以及在執(zhí)行編程操作時施加比第二通過電壓高的第一通過電壓到多個未選字線之中除第一未選字線之外的第二未選字線。該方法可以包括:在執(zhí)行驗證操作時施加驗證電壓到被選字線，以及在執(zhí)行驗證操作時施加第一通過電壓到第一未選字線和第二未選字線，其中，編程電壓和驗證電壓被連續(xù)地施加到被選字線而不允許放電操作。
【附圖說明】
[0010]圖1是用于描述根據(jù)一個實施例的半導體存儲器件的例示的框圖的例示。
[0011]圖2是用于描述根據(jù)一個實施例的半導體存儲器件中的存儲單元陣列的例示的透視圖。
[0012]圖3是圖示根據(jù)一個實施例的半導體存儲器件中的單元串的例示的電路圖。
[0013]圖4是用于描述半導體器件的編程操作和驗證操作的信號的例示的波形圖。
[0014]圖5是用于描述根據(jù)一個實施例的半導體存儲器件的編程操作和驗證操作的信號的例示的波形圖。
[0015]圖6是用于描述根據(jù)一個實施例的半導體存儲器件的編程操作和驗證操作的信號的例示的波形圖。
[0016]圖7是圖示包括圖1中的半導體存儲器件的存儲系統(tǒng)的例示的框圖。
[0017]圖8是圖示圖7中的存儲系統(tǒng)的應用實例的表示的框圖。
[0018]圖9是圖示包括參照圖8而描述的存儲系統(tǒng)的計算系統(tǒng)的例示的框圖。
【具體實施方式】
[0019]通過下面參照附圖對實施例的描述，本發(fā)明的各種優(yōu)點和特征以及實現(xiàn)其的方法將變得明顯。然而，本發(fā)明不局限于本文中描述的示例性實施例，而可以以其他形式來具體說明。然而，提供本示例性實施例用于詳細描述本發(fā)明使得本領域技術人員可以容易地運用本發(fā)明的技術精神。
[0020]貫穿本說明書和所附權利要求書，當描述為一個元件“耦接”到另一個元件時，該元件可以“直接耦接”到其他元件或通過第三元件“電耦接”到其他元件。貫穿說明書和權利要求書，除非明確描述為意思相反，否則詞“包括”和諸如“包含”或“包括有”的變化將被理解為意味著包括所述的元件但不排除其他元件。
[0021]各種實施例可以提供半導體存儲器件。半導體存儲器件可以能夠抑制半導體存儲器件的編程操作期間的編程干擾現(xiàn)象以及半導體存儲器件的驗證操作期間的讀取干擾現(xiàn)象。各種實施例可以提供半導體存儲器件的操作方法。
[0022]根據(jù)各種實施例，有可能抑制半導體存儲器件的編程操作期間的編程干擾現(xiàn)象以及半導體存儲器件的驗證操作期間的讀取干擾現(xiàn)象、減少編程操作的整個時間并減小功耗。
[0023]圖1是用于描述根據(jù)一個實施例的半導體存儲器件的例示的框圖。
[0024]參見圖1，半導體存儲器件100可以包括存儲單元陣列110、地址解碼器120和讀寫電路130。半導體存儲器件100可以包括控制邏輯140和電壓發(fā)生單元150。
[0025]存儲單元陣列110可以包括多個存儲塊BLKl到BLKz。多個存儲塊BLKl到BLKz可以通過字線WL來連接到地址解碼器120。多個存儲塊BLKl到BLKz可以通過位線BLl到BLm來連接到讀寫電路130。多個存儲塊BLKl到BLKz中的每個可以包括多個存儲單元。作為一個實施例的示例，多個存儲單元可以為非易失性存儲單元。在多個存儲單元中，連接到同一字線的存儲單元可以被定義為一個頁。存儲單元陣列110可以由多個頁形成。
[0026]存儲單元陣列110的多個存儲塊BLKl到BLKz中的每個可以包括多個單元串。多個單元串中的每個可以包括串聯(lián)地連接在位線與源極線之間的漏極選擇晶體管、多個漏側存儲單元、管道晶體管、多個源側存儲單元和源極選擇晶體管。下面將描述存儲單元陣列IlOo
[0027]地址解碼器120、讀寫電路130和電壓發(fā)生單元150可以作為驅動存儲單元陣列110的外圍電路來操作。
[0028]地址解碼器120可以通過字線WL來連接到存儲單元陣列110。地址解碼器120可以被配置為響應于控制邏輯140的控制來操作。地址解碼器120可以通過半導體存儲器件100內部的輸入/輸出緩沖器(未圖示)來接收地址ADDR。
[0029]地址解碼器120 (在其中接收到由電壓發(fā)生單元150產生的編程電壓Vpgm、通過電壓Vpass和多個操作電壓)可以在編程操作期間將地址ADDR之中的行地址解碼，以及可以根據(jù)解碼的行地址來將電壓施加到存儲單元陣列110中的多個漏側存儲單元、多個源側存儲單元、源極選擇晶體管以及管道晶體管。地址解碼器120 (在其中接收到由電壓發(fā)生單元150產生的驗證電壓Vverify、通過電壓Vpass和多個操作電壓)可以在編程驗證操作期間將地址ADDR之中的行地址解碼，以及可以根據(jù)解碼的行地址來將電壓施加到存儲單元陣列110中的多個漏側存儲單元、多個源側存儲單元、源極選擇晶體管和管道晶體管。在編程操作和驗證操作期間，地址解碼器120可以施加通過電壓Vpass到多個字線之中的未選字線。地址解碼器120可以通過在驗證操作轉換到編程操作的時段中連續(xù)地施加通過電壓Vpass來防止未選字線的電勢電平被放電。施加到未選字線之中的與被選字線相鄰的未選字線的通過電壓可以是具有比施加到未選字線的通過電壓Vpass的電勢電平低的電勢電平的通過電壓Vpass。當?shù)刂方獯a器120施加驗證電壓Vverify到被選字線，然后通過將驗證操作轉換到編程操作來施加編程電壓Vpgm到被選字線時，地址解碼器120可以施加編程電壓Vpgm而無對被選字線的放電操作。例如，地址解碼器120可以施加驗證電壓Vverify到被選字線，然后施加編程電壓Vpgm而無放電時段。
[0030]地址解碼器120可以被配置為將接收到的地址ADDR之中的列地址解碼。地址解碼器120可以將解碼的列地址Yi傳送到讀寫電路130。
[0031]可以以頁為單位來執(zhí)行半導體存儲器件100的編程操作。在請求編程操作的時間接收到的地址ADDR可以包括塊地址、行地址和列地址。地址解碼器120可以根據(jù)塊地址和行地址來選擇一個存儲塊和一個字線。列地址Yi可以被地址解碼器120解碼并提供到讀寫電路130。
[0032]地址解碼器120可以包括塊解碼器、行解碼器、列解碼器和地址緩沖器等。
[0033]讀寫電路130可以包括多個頁緩沖器PBl到PBm。多個頁緩沖器PBl到PBm可以通過位線BLl到BLm來連接到存儲單元陣列110。多個頁緩沖器PBl到PBm中的每個可以在編程操作的時間中根據(jù)要被編程的數(shù)據(jù)來控制對應的位線BLl到BLm的電勢。多個頁緩沖器PBl到PBm中的每個可以在驗證操作期間通過感測對應的位線BLl到BLm的電勢來執(zhí)行驗證操作，然后可以通過驗證操作的結果而調節(jié)對應的位線BLl到BLm的電勢來設置編程禁止模式。
[0034]讀寫電路130可以響應于控制邏輯140的控制來操作。
[0035]在一個實施例中，讀寫電路130可以包括頁緩沖器(或頁寄存器)和列選擇電路等。
[0036]控制邏輯140可以連接到地址解碼器120、讀寫電路130和電壓發(fā)生單元150?？刂七壿?40可以通過半導體存儲器件100的輸入/輸出緩沖器(未圖示)來接收命令CMD和控制信號CTRL?？刂七壿?40可以被配置為響應于命令CMD和控制信號CTRL來控制半導體存儲器件100的常規(guī)操作?？刂七壿嬈?40可以控制地址解碼器120、讀寫電路130和電壓發(fā)生單元150來執(zhí)行編程循環(huán)(交替且重復地執(zhí)行編程操作和驗證操作)?？刂七壿?40可以控制地址解碼器120和電壓發(fā)生單元150，使得:在編程循環(huán)的驗證操作轉換到編程操作的時段中，施加到多個字線之中的未選字線的通過電壓Vpass與施加到被選字線的驗證電壓Vverify和編程電壓Vpgm被連續(xù)地施加而不被放電。控制邏輯140可以控制地址解碼器120和電壓發(fā)生單元150，使得在施加編程電壓的操作期間施加到未選字線之中的與被選字線相鄰的未選字線的通過電壓Vpass低于施加到剩余的未選字線的通過電壓Vpass0
[0037]在編程操作控制邏輯140的控制下，電壓發(fā)生單元150可以在編程操作期間產生編程電壓Vpgm、通過電壓Vpass和多個操作電壓，以及可以在驗證操作期間產生驗證電壓Vverify、通過電壓Vpass和多個操作電壓。電壓發(fā)生單元150可以通過控制邏輯140來將在編程操作期間產生的通過電壓產生為第一通過電壓和第二通過電壓，第二通過電壓具有比第一通過電壓的電勢電平低的電勢電平。
[0038]圖2是用于描述根據(jù)一個實施例的半導體存儲器件的存儲單元陣列的例示的透視圖。然而，為了描述的方便省略層間絕緣層的圖示。
[0039]如圖2中所示，存儲單元陣列可以包括布置在第一方向1-1’以及與第一方向1-1’交叉的第二方向Π-Π’上的U形溝道層CH。U形溝道層CH可以包括形成在管柵(pipegate) PG之內的管溝道層P_CH以及與管溝道層P_CH連接的源側溝道層S_CH和漏側溝道層D_CH 對。
[0040]半導體存儲器件可以包括在管柵PG上的沿著源側溝道層S_CH層疊的源側字線層S_WL以及在管柵PG上的沿著漏側溝道層D_CH層疊的漏側字線層D_WL。源極選擇線層SSL層疊在源側字線層S_WL上，而漏極選擇線層DSL可以層疊在漏側字線層D_WL上。在該示例中，虛設字線層(未示出)可以層疊在漏側字線層0_11^與漏極選擇線層DSL之間，且虛設字線層(未示出)可以層疊在源側字線層S_WL與源極選擇線層SSL之間。
[0041]根據(jù)前述的結構，存儲單元可以沿著U形溝道層CH來層疊，漏極選擇晶體管和源極選擇晶體管分別設置在U形溝道層CH的兩端，而置于U形串的最下部分的管柵PG可以置于存儲單元的中心位置且可以作為管道晶體管來操作。
[0042]半導體存儲器件可以包括與漏側溝道層D_CH連接而在1-1’方向上延伸的位線層BL以及與源側溝道層S_CH連接而在第二方向11-11’上延伸的源極線層SL。
[0043]在一個實施例的示例中，描述了在其中串被布置為U形的結構，但是公共源極線形成在半導體襯底上，位線形成在公共源極線上，而具有直線結構的串形成在位線與公共源極線之間，使得能夠形成包括具有直線結構的串的半導體存儲器件。
[0044]圖3是圖示根據(jù)一個實施例的半導體存儲器件的單元串的例示的電路圖。
[0045]參見圖3，單元串String可以包括串聯(lián)地連接在位線BL與源極線SL之間的漏極選擇晶體管DST、多個存儲單元MCO到MCn、管道晶體管PT和源極選擇晶體管SST。多個存儲單元MCO到MCn之中的置于漏極選擇晶體管DST與管道晶體管PT之間的多個存儲單元MCp+1到MCn可以被定義為漏側存儲單元。多個存儲單元MCO到MCn之中的置于源極選擇晶體管SST與管道晶體管PT之間的多個存儲單元MCO到MCp可以被定義為源側存儲單元。串聯(lián)地連接在漏極選擇晶體管DST與源極選擇晶體管SST之間的多個存儲單元之中的與相鄰于源極選擇晶體管SST相比更相鄰于漏極選擇晶體管DST的存儲單元可以被定義為漏側存儲單元，而與相鄰于漏極選擇晶體管DST相比更相鄰于源極選擇晶體管SST的存儲單元可以被定義為源側存儲單元。
[0046]漏極選擇晶體管DST的柵極連接到漏極選擇線DSL。源極選擇晶體管SST的柵極與源極選擇線SSl連接。多個存儲單元MCO到MCn的柵極分別連接到多個字線WLO到WLn。管道晶體管PT的柵極連接到管道晶體管柵極線使得可以接收由圖1中的電壓發(fā)生單元150產生的管道晶體管操作電壓PCG。
[0047]在一個實施例中，作為示例，已經基于在其中存儲單元陣列被形成為三維結構的半導體存儲器件來描述了實施例，但實施例不局限于此，且各種實施例可適用于具有二維結構(存儲單元二維地設置在半導體襯底上)的半導體存儲器件。
[0048]圖4是用于描述半導體存儲器件的編程操作和驗證操作的信號的例示的波形圖。
[0049]將參照圖1、圖3和圖4來描述半導體存儲器件的編程操作和驗證操作。
[0050]在驗證操作期間，交替且重復地執(zhí)行編程操作和驗證操作的編程循環(huán)施加通過電壓Vpass到未選字線unsel WLs以及施加驗證電壓Vverify到被選字線sel WL。相應地，未選串的溝道電勢被施加到未選字線unsel WLs的通過電壓Vpass升壓為高電平。在這種情形下，操作電壓被施加到未選串的漏極選擇線DSL和源極選擇線SSL，使得漏極選擇晶體管DST和源極選擇晶體管SST處于導通狀態(tài)。
[0051]當在驗證操作之后執(zhí)行編程操作時，連續(xù)地施加通過電壓Vpass到未選字線unsel WLs，而將被選字線sel WL中的驗證電壓Vverify放電為低電平，然后施加編程電壓Vpgm到被選字線sel WL。當在驗證操作之后執(zhí)行編程操作時，將施加到被選字線sel WL的驗證電壓Vverify放電為低電平，在這種情形下，漏電流可以由處于導通狀態(tài)的漏極選擇晶體管DST和源極選擇晶體管SST產生，使得未選串的溝道電勢可以被急劇放電，從而在隨后的編程操作期間可以產生未選串的編程干擾現(xiàn)象。在其中編程操作轉換到驗證操作的時段中，在施加驗證電壓Vverify之前的將編程電壓Vpgm放電的操作中同樣產生該現(xiàn)象，由此導致驗證操作期間的讀取干擾現(xiàn)象。
[0052]圖5是用于描述根據(jù)一個實施例的半導體存儲器件的編程操作和驗證操作的信號的例示的波形圖。
[0053]在驗證操作期間，交替且重復地執(zhí)行編程操作和驗證操作的編程循環(huán)施加第一通過電壓Vpassl到未選字線unsel WLs以及施加驗證電壓Vverify到被選字線sel WL。在這種情形下，施加接地電壓到未選串的漏極選擇線DSL和源極選擇線SSL，使得漏極選擇晶體管DST和源極選擇晶體管SST處于關斷狀態(tài)，而未選串的溝道電勢被施加到未選字線unselWLs的第一通過電壓Vpassl升壓為高電平。
[0054]當在驗證操作之后執(zhí)行編程操作時，施加比第一通過電壓Vpassl低的第二通過電壓Vpass2到未選字線之中的與被選字線相鄰的字線ADJACENT WL，并連續(xù)地施加第一通過電壓Vpassl到剩余的未選字線unsel WLs，而不具有放電時段。在這種情形下，驗證電壓Vverify被放電為低電平，然后施加編程電壓Vpgm到被選字線sel WL。
[0055]當驗證操作轉換到編程操作、且施加到被選字線sel WL的驗證電壓Vverify被放電為低電平時，施加比第一通過電壓Vpassl低的第二通過電壓Vpass2到與被選字線相鄰的未選字線。漏極選擇晶體管DST和源極選擇晶體管SST處于關斷狀態(tài)，且施加比第一通過電壓Vpassl低的第二通過電壓Vpass2到與被選字線相鄰的未選字線，使得可以抑制未選串的溝道電勢電平被漏電流減小。通過源極線和位線而產生的漏電流被處于關斷狀態(tài)的漏極選擇晶體管DST和源極選擇晶體管SST阻斷，未選串(其被升壓且具有正電勢電平)中的與被選字線相鄰的未選存儲單元的柵極電壓和源極電壓之間的差小于存儲單元的閾值，使得無論存儲單元的編程狀態(tài)如何存儲單元都關斷，使得一個溝道區(qū)與另一個溝道區(qū)基于被選字線而被電分開，使得漏電流被阻斷。而且，在編程操作期間，額外溝道升壓現(xiàn)象通過施加到未選串中的被選字線的編程電壓而產生，使得編程操作不被執(zhí)行。
[0056]可以將與被選字線相鄰的未選字線設置為基于被選字線而在兩個方向上都相鄰的第一相鄰字線到第五相鄰字線，且可以改變。
[0057]根據(jù)一個實施例的示例，在編程操作和驗證操作期間施加到未選字線的通過電壓可以連續(xù)地施加而無放電時段，使得可以改善功耗，且可以通過使漏極選擇晶體管和源極選擇晶體管關斷而減小漏電流來抑制未選溝道的電勢電平被減小，以及施加到與被選字線相鄰的未選字線的通過電壓可以被減小為低于施加到剩余的未選字線的通過電壓并且被施加，使得非溝道(non-channel)可以被電分開，從而可以最大化溝道升壓效應以解決未選串的編程干擾現(xiàn)象。而且，通過跳過放電時段，可以減少編程循環(huán)的執(zhí)行時間。而且，通過跳過放電時段，可以減少功耗。
[0058]在一個實施例的示例中，僅僅其中在驗證操作之后執(zhí)行編程操作的時段已經被描述，但實施例同樣可以應用到甚至其中在編程操作之后執(zhí)行驗證操作的時段以改善驗證操作期間的讀取干擾現(xiàn)象。例如，在編程操作期間，施加第二通過電壓Vpass2到未選字線之中的與被選字線相鄰的未選字線，并施加第一通過電壓Vpassl到剩余的未選字線。然后，立即施加第一通過電壓Vpassl到與被選字線相鄰的未選字線而無放電時段，且在其中編程操作改變?yōu)轵炞C操作的時段中第一通過電壓Vpassl維持在剩余的未選字線中。
[0059]圖6是用于描述根據(jù)一個實施例的半導體存儲器件的編程操作和驗證操作的信號的例示的波形圖。
[0060]在驗證操作期間，交替且重復地執(zhí)行編程操作和驗證操作的編程循環(huán)施加第一通過電壓Vpassl到未選字線unsel WLs并施加驗證電壓Vverify到被選字線sel WL。在這種情形下，施加接地電壓到未選串的漏極選擇線DSL和源極選擇線SSL，使得漏極選擇晶體管DST和源極選擇晶體管SST處于關斷狀態(tài)，而未選串的溝道電勢被施加到未選字線unselWLs的第一通過電壓Vpassl升壓為高電平。
[0061]當在驗證操作之后執(zhí)行編程操作時，施加比第一通過電壓Vpassl低的第二通過電壓Vpass2到未選字線之中的與被選字線相鄰的字線ADJACENT WL，以及連續(xù)地施加第一通過電壓Vpassl到剩余的未選字線unsel WLs而無放電時段。在這種情形下，施加驗證電壓Vverify到被選字線sel WL，然后施加編程電壓Vpgm到被選字線sel WL而無放電時段。相應地，可以減少如放電時段那么多的操作時間，且可以通過立即施加編程電壓Vpgm而無放電時段來進一步增大溝道電勢電平。
[0062]當驗證操作轉換為編程操作時，施加比第一通過電壓Vpassl低的第二通過電壓Vpass2到與被選字線相鄰的未選字線。漏極選擇晶體管DST和源極選擇晶體管SST處于關斷狀態(tài)，且施加比第一通過電壓Vpassl低的第二通過電壓Vpass2到與被選字線相鄰的未選字線，使得可以抑制未選串的溝道電勢電平被漏電流減小。而且，此溝道區(qū)與另一個溝道區(qū)基于被選字線而被分開，使得漏電流被阻斷。
[0063]與被選字線相鄰的未選字線可以為基于被選字線而在兩個方向上都相鄰的第一相鄰字線到第五相鄰字線，且可以被改變。
[0064]根據(jù)一個實施例的示例，在編程操作和驗證操作期間連續(xù)地施加被施加到未選字線的通過電壓而無放電時段，且連續(xù)地施加驗證電壓和編程電壓到被選字線而無放電時段，使得可以改善功耗，以及可以通過使漏極選擇晶體管和源極選擇晶體管關斷而減小漏電流來抑制未選溝道的電勢電平被減小。而且，施加到與被選字線相鄰的未選字線的通過電壓被減小為比施加到剩余的未選字線的通過電壓低且被施加，使得可以通過將非溝道電分開來最大化溝道升壓效應，從而可以改善未選串中的編程干擾現(xiàn)象。
[0065]在一個實施例的示例中，僅僅其中在驗證操作之后執(zhí)行編程操作的時段已經被描述，但實施例同樣可以應用到甚至其中在編程操作之后執(zhí)行驗證操作的時段以改善驗證操作期間的讀取干擾現(xiàn)象。例如，在編程操作期間，施加第二通過電壓Vpass2到未選字線之中的與被選字線相鄰的未選字線，以及施加第一通過電壓Vpassl到剩余的未選字線。然后，在其中編程操作被改變?yōu)轵炞C操作的時段中，直接施加第一通過電壓Vpassl到與被選字線相鄰的未選字線而無放電時段，以及在剩余的未選字線中維持第一通過電壓Vpassl。而且，在編程操作期間施加編程電壓Vpgm到被選字線之后，在其中編程操作被改變?yōu)轵炞C操作的時段中立即施加驗證電壓Vverify而無對被選字線的放電時段，使得可以減少編程循環(huán)的整個時間。
[0066]圖7是圖示包括圖1中的半導體存儲器件的存儲系統(tǒng)的例示的框圖。
[0067]參見圖7，存儲系統(tǒng)1000可以包括半導體存儲器件100和控制器1100。
[0068]半導體存儲器件100可以以與參照圖1而描述的類似的方式來配置和操作。在下文中，將省略重復的描述。
[0069]控制器1100連接到主機Host和半導體存儲器件100。控制器1100被配置為響應于來自主機Host的請求來訪問半導體存儲器件100。例如，控制器1100被配置為控制半導體存儲器件100的讀取操作、寫入操作、擦除操作和后臺操作?？刂破?100被配置為在半導體存儲器件100與主機Host之間提供接口?？刂破?100被配置為驅動用于控制半導體存儲器件100的固件。
[0070]控制器1100可以包括隨機存取存儲器(RAM) 1110、處理單元1120、主機接口 1130、存儲器接口 1140和錯誤校正塊1150。RAM 1110被用作處理單元1120的操作存儲器、半導體存儲器件100與主機Host之間的高速緩沖存儲器以及半導體存儲器件100與主機Host之間的緩沖存儲器之中的至少一種。處理單元1120控制控制器1100的常規(guī)操作。而且，控制器1100可以在寫入操作期間暫時地儲存從主機Host提供的程序數(shù)據(jù)。
[0071]主機接口 1130可以包括用于執(zhí)行主機Host與控制器1100之間的數(shù)據(jù)交換的協(xié)議。在一個實施例的示例中，控制器1200被配置為通過各種接口協(xié)議(諸如通用串行總線(USB)協(xié)議、多媒體卡(MMC)協(xié)議、外圍部件互連(PCI)協(xié)議、PC1-快速(PC1-E)協(xié)議、高級技術附件(ATA)協(xié)議、串行ATA協(xié)議、并行ATA協(xié)議、小型計算機小接口(SCSI)協(xié)議、增強型小盤接口(ESDI)協(xié)議和集成驅動電路(IDE)協(xié)議)中的至少一種和私人協(xié)議來與主機通信。
[0072]存儲器接口 1140與半導體存儲器件100接口。例如，存儲器接口可以包括與非接口或者或非接口。
[0073]錯誤校正塊1150被配置為通過使用錯誤校正碼(ECC)來檢測并校正從半導體存儲器件100接收到的數(shù)據(jù)中的錯誤。處理單元1120可以控制半導體存儲器件100來根據(jù)錯誤校正塊1150的錯誤檢測結果來調節(jié)讀取電壓并執(zhí)行重讀取操作。在一個實施例的示例中，錯誤校正塊可以被提供為控制器1100的組成件。
[0074]可以將控制器1100和半導體存儲器件100集成在一個半導體器件中。在一個實施例的示例中，可以將控制器1100和半導體存儲器件100集成在一個半導體器件中以構成存儲卡。例如，可以將控制器1100和半導體存儲器件100集成為一個半導體器件以構成存儲卡(諸如PC卡(個人計算機存儲卡國際協(xié)會，PCMCIA)、緊湊式快閃存儲(CF)卡、智能媒體卡(SM、SMC)、記憶棒、多媒體卡(MMC、RS-MMC和微型MMC)、SD卡(SD、迷你SD、微型SD和SDHC)以及通用快閃儲存器(UFS))。
[0075]可以將控制器1100和半導體存儲器件100集成在一個半導體器件中以構成半導體驅動(固態(tài)驅動(SSD))。半導體驅動(SSD)可以包括:儲存設備，被配置為將數(shù)據(jù)儲存在半導體存儲器中。在存儲系統(tǒng)1000被用作SSD的情形下，可以顯著地提升連接到存儲系統(tǒng)1000的主機Host的操作速度。
[0076]在一個示例中，存儲系統(tǒng)1000可以被提供為電子設備(諸如計算機、超移動PC(UMPC)、工作站、網絡本計算機、個人數(shù)字助手(PDA)、便攜式計算機、網絡板PC、無線電話、移動電話、智能電話、電子書閱讀器、便攜式多媒體播放器(PMP)、便攜式游戲機、導航設備、黑匣子、數(shù)字相機、三維電視、數(shù)字錄音機、數(shù)字音頻播放器、數(shù)字圖像記錄儀、數(shù)字圖像播放器、數(shù)字錄像機、數(shù)字視頻播放器、能夠在無線環(huán)境中收發(fā)信息的設備、構成家庭網絡的各種電子設備中的一種、構成計算機網絡的各種電子設備中的一種、構成遠程信息處理網絡的各種電子設備中的一種、RFID設備或構成計算系統(tǒng)的各種組成件中的一種)的各種組成件中的一種。
[0077]在一個實施例的示例中，可以以各種類型的封裝來安裝半導體存儲器件100或存儲系統(tǒng)1000。例如，可以以諸如層疊式封裝(PoP)、球柵陣列(BGA)、芯片級封裝(CSP)、塑料引線芯片載體(PLCC)、塑料雙列直插封裝(roip)、華夫包式裸片、晶片形式裸片、板上芯片(COB)、陶瓷雙列直插封裝(CERDIP)、塑料度量四扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)VjWhB (SOIC)、收縮型小外形封裝(SSOP)、薄型小外形(TSOP)、薄型四方扁平封裝(TQFP)、系統(tǒng)內封裝(SIP)、多芯片封裝(MCP)、晶片級制造封裝(WFP)和芯片級處理層疊封裝(WSP)的方法來封裝和安裝半導體存儲器件100或存儲系統(tǒng)2000。
[0078]圖8是圖示圖7中的存儲系統(tǒng)的應用示例的表示的框圖。
[0079]參見圖8,存儲系統(tǒng)2000可以包括半導體存儲器件2100和控制器2200。半導體存儲器件2100可以包括多個半導體存儲芯片。可以將多個半導體存儲芯片劃分為多個組。
[0080]參見圖8,圖示為多個組分別通過第一通道CH1到第k通道CHk來與控制器2200 通信。每個半導體存儲芯片可以以與參照圖1所描述的半導體存儲器件1〇〇類似的方式來配置和操作。
[0081]每個組可以被配置為通過一個公用通道來與控制器2200通信?？刂破?200可以以與參照圖8描述的控制器2100類似的方式來配置，以及可以被配置為通過多個通道CH1 到CHk來控制半導體存儲器件2100的多個存儲芯片。
[0082]圖9是圖示包括參照圖8而描述的存儲系統(tǒng)的計算系統(tǒng)的例示的框圖。
[0083]參見圖9,計算系統(tǒng)3000可以包括中央處理單元3100、隨機存取存儲器 (RAM) 3200、用戶接口 3300、電源3400、系統(tǒng)總線3500和存儲系統(tǒng)2000。
[0084]存儲系統(tǒng)2000通過系統(tǒng)總線3500而電連接到中央處理單元3100、RAM 3200、用戶接口 3300和電源3400。通過用戶接口 3300提供的數(shù)據(jù)或被中央處理單元3100處理過的數(shù)據(jù)被儲存在存儲系統(tǒng)2000中。
[0085]在圖9中，圖示了半導體存儲系統(tǒng)2100通過控制器2200連接到系統(tǒng)總線3500。 然而，半導體存儲器件2100可以被配置為直接連接到系統(tǒng)總線3500。在這種情形下，可以由中央處理單元3100和RAM 3200來執(zhí)行控制器2200的功能。
[0086]在圖9中，圖示了提供有參照圖8而描述的存儲系統(tǒng)2000。然而，可以使用參照圖 7而描述的存儲系統(tǒng)1000來替代存儲系統(tǒng)2000。在一個實施例的示例中，計算系統(tǒng)3000 可以被配置為包括參照圖8和圖7描述的存儲系統(tǒng)2000和1000中的所有。
[0087]如上所述，已經在附圖和說明書中公開了實施例。在本文中使用的特定術語是出于說明的目的，而不限制權利要求書中所限定的適用范圍。相應地，本領域技術人員將明白，在不脫離本公開的范圍和精神的情況下，可以做出各種變型和其他等價示例。
[0088]通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。
[0089]技術方案1.一種半導體存儲器件，包括:
[0090]存儲單元陣列，包括多個單元串；
[0091]外圍電路，外圍電路包括:
[0092]電壓發(fā)生單元，被配置為對存儲單元陣列執(zhí)行用于交替地執(zhí)行編程操作和驗證操作的編程循環(huán)；以及
[0093]控制邏輯，被配置為控制電壓發(fā)生單元來執(zhí)行編程循環(huán)，
[0094]其中，在執(zhí)行編程循環(huán)中，在編程操作期間施加到與存儲單元陣列連接的多個字線之中的與被選字線相鄰的未選字線的第二通過電壓低于施加到剩余的未選字線的第一通過電壓。
[0095]技術方案2.如技術方案1所述的半導體存儲器件，其中，在編程循環(huán)被執(zhí)行的同時，控制邏輯控制電壓發(fā)生單元以將所述多個單元串之中的未選單元串中包括的漏極選擇晶體管和源極選擇晶體管關斷。
[0096]技術方案3.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得在編程循環(huán)中驗證操作轉換為編程操作的時段中以第一通過電壓和第二通過電壓被連續(xù)地施加的方式而使第一通過電壓改變?yōu)榈诙ㄟ^電壓且第二通過電壓被施加到相鄰的未選字線。
[0097]技術方案4.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元來在編程循環(huán)中驗證操作轉換為編程操作時連續(xù)地施加第一通過電壓到剩余的未選字線。
[0098]技術方案5.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得在編程循環(huán)中編程操作轉換為驗證操作的時段中以第二通過電壓和第一通過電壓被連續(xù)地施加的方式而使第二通過電壓改變?yōu)榈谝煌ㄟ^電壓且第一通過電壓被施加到相鄰的未選字線。
[0099]技術方案6.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元來在編程循環(huán)中編程操作轉換到驗證操作時連續(xù)地施加第一通過電壓到剩余的未選字線。
[0100]技術方案7.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得以其中被選字線被放電的時段被包括在施加驗證電壓的操作與施加編程電壓的操作之間的時段中的方式來在驗證操作期間施加驗證電壓到被選字線以及在編程操作期間施加編程電壓到被選字線。
[0101]技術方案8.如技術方案1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得以施加驗證電壓的操作與施加編程電壓的操作被連續(xù)地執(zhí)行的方式來在驗證操作期間施加驗證電壓到被選字線以及在編程操作期間施加編程電壓到被選字線。
[0102]技術方案9.一種操作半導體存儲器件的方法，包括:
[0103]在執(zhí)行編程操作時施加編程電壓到與多個單元串連接的多個字線之中的被選字線；
[0104]在執(zhí)行編程操作時施加第二通過電壓到與被選字線相鄰的第一未選字線；
[0105]在執(zhí)行編程操作時施加比第二通過電壓高的第一通過電壓到多個未選字線之中的除第一未選字線之外的第二未選字線；
[0106]在執(zhí)行驗證操作時，將編程電壓放電然后施加驗證電壓到被選字線；以及
[0107]在執(zhí)行驗證操作時施加第一通過電壓到第一未選字線和第二未選字線。
[0108]技術方案10.如技術方案9所述的方法，還包括:
[0109]在處于編程操作中時以及在處于驗證操作中時，將所述多個單元串之中的除被選單元串之外的剩余的未選單元串中的漏極選擇晶體管和源極選擇晶體管關斷。
[0110]技術方案11.如技術方案9所述的方法，其中，交替且重復地執(zhí)行編程操作和驗證操作。
[0111]技術方案12.如技術方案11所述的方法，其中，在編程操作轉變?yōu)轵炞C操作時，第二通過電壓被改變?yōu)榈谝煌ㄟ^電壓且第一通過電壓被施加到第一未選字線，而不執(zhí)行放電操作。
[0112]技術方案13.如技術方案12所述的方法，其中，在編程操作轉變?yōu)轵炞C操作時，第一通過電壓被維持在第二未選字線中，而不執(zhí)行放電操作。
[0113]技術方案14.如技術方案11所述的方法，其中，在驗證操作轉變?yōu)榫幊滩僮鲿r，第一通過電壓被改變?yōu)榈诙ㄟ^電壓，且第二通過電壓被施加到第一未選字線，而不執(zhí)行放電操作。
[0114]技術方案15.如技術方案14所述的方法，其中，在驗證操作轉變?yōu)榫幊滩僮鲿r，第一通過電壓被維持在第二未選字線中，而不執(zhí)行放電操作。
[0115]技術方案16.—種操作半導體存儲器件的方法，包括:
[0116]在執(zhí)行編程操作時施加編程電壓到與多個單元串連接的多個字線之中的被選字線；
[0117]在執(zhí)行編程操作時施加第二通過電壓到與被選字線相鄰的第一未選字線；
[0118]在執(zhí)行編程操作時施加比第二通過電壓高的第一通過電壓到多個未選字線之中的除第一未選字線之外的第二未選字線；
[0119]在執(zhí)行驗證操作時施加驗證電壓到被選字線；以及
[0120]在執(zhí)行驗證操作時施加第一通過電壓到第一未選字線和第二未選字線，
[0121]其中，當編程操作轉變?yōu)轵炞C操作時，編程電壓和驗證電壓被連續(xù)地施加到被選字線而不執(zhí)行放電操作。
[0122]技術方案17.如技術方案16所述的方法，還包括:
[0123]在處于編程操作中時以及在處于驗證操作中時，將所述多個單元串之中的除被選單元串之外的剩余的未選單元串中的漏極選擇晶體管和源極選擇晶體管關斷。
[0124]技術方案18.如技術方案16所述的方法，其中，編程操作和驗證操作被交替且重復地執(zhí)行。
[0125]技術方案19.如技術方案18所述的方法，其中，在編程操作轉變?yōu)轵炞C操作時，第二通過電壓被改變?yōu)榈谝煌ㄟ^電壓，且第一通過電壓被施加到第一未選字線，而不執(zhí)行放電操作。
[0126]技術方案20.如技術方案18所述的方法，其中，在驗證操作轉變?yōu)榫幊滩僮鲿r，第一通過電壓被改變?yōu)榈诙ㄟ^電壓，且第二通過電壓被施加到第一未選字線，而不執(zhí)行放電操作。
【主權項】
1.一種半導體存儲器件，包括: 存儲單元陣列，包括多個單元串； 外圍電路，外圍電路包括: 電壓發(fā)生單元，被配置為對存儲單元陣列執(zhí)行用于交替地執(zhí)行編程操作和驗證操作的編程循環(huán)；以及 控制邏輯，被配置為控制電壓發(fā)生單元來執(zhí)行編程循環(huán)， 其中，在執(zhí)行編程循環(huán)中，在編程操作期間施加到與存儲單元陣列連接的多個字線之中的與被選字線相鄰的未選字線的第二通過電壓低于施加到剩余的未選字線的第一通過電壓。2.如權利要求1所述的半導體存儲器件，其中，在編程循環(huán)被執(zhí)行的同時，控制邏輯控制電壓發(fā)生單元以將所述多個單元串之中的未選單元串中包括的漏極選擇晶體管和源極選擇晶體管關斷。3.如權利要求1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得在編程循環(huán)中驗證操作轉換為編程操作的時段中以第一通過電壓和第二通過電壓被連續(xù)地施加的方式而使第一通過電壓改變?yōu)榈诙ㄟ^電壓且第二通過電壓被施加到相鄰的未選字線。4.如權利要求1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元來在編程循環(huán)中驗證操作轉換為編程操作時連續(xù)地施加第一通過電壓到剩余的未選字線。5.如權利要求1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得在編程循環(huán)中編程操作轉換為驗證操作的時段中以第二通過電壓和第一通過電壓被連續(xù)地施加的方式而使第二通過電壓改變?yōu)榈谝煌ㄟ^電壓且第一通過電壓被施加到相鄰的未選字線。6.如權利要求1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元來在編程循環(huán)中編程操作轉換到驗證操作時連續(xù)地施加第一通過電壓到剩余的未選字線。7.如權利要求1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得以其中被選字線被放電的時段被包括在施加驗證電壓的操作與施加編程電壓的操作之間的時段中的方式來在驗證操作期間施加驗證電壓到被選字線以及在編程操作期間施加編程電壓到被選字線。8.如權利要求1所述的半導體存儲器件，其中，控制邏輯控制外圍電路單元，使得以施加驗證電壓的操作與施加編程電壓的操作被連續(xù)地執(zhí)行的方式來在驗證操作期間施加驗證電壓到被選字線以及在編程操作期間施加編程電壓到被選字線。9.一種操作半導體存儲器件的方法，包括: 在執(zhí)行編程操作時施加編程電壓到與多個單元串連接的多個字線之中的被選字線； 在執(zhí)行編程操作時施加第二通過電壓到與被選字線相鄰的第一未選字線； 在執(zhí)行編程操作時施加比第二通過電壓高的第一通過電壓到多個未選字線之中的除第一未選字線之外的第二未選字線； 在執(zhí)行驗證操作時，將編程電壓放電然后施加驗證電壓到被選字線；以及 在執(zhí)行驗證操作時施加第一通過電壓到第一未選字線和第二未選字線。10.一種操作半導體存儲器件的方法，包括: 在執(zhí)行編程操作時施加編程電壓到與多個單元串連接的多個字線之中的被選字線； 在執(zhí)行編程操作時施加第二通過電壓到與被選字線相鄰的第一未選字線； 在執(zhí)行編程操作時施加比第二通過電壓高的第一通過電壓到多個未選字線之中的除第一未選字線之外的第二未選字線； 在執(zhí)行驗證操作時施加驗證電壓到被選字線；以及 在執(zhí)行驗證操作時施加第一通過電壓到第一未選字線和第二未選字線， 其中，當編程操作轉變?yōu)轵炞C操作時，編程電壓和驗證電壓被連續(xù)地施加到被選字線而不執(zhí)行放電操作。
【文檔編號】G11C16/10GK106057237SQ201510622687
【公開日】2016年10月26日
【申請日】2015年9月25日
【發(fā)明人】李煕烈
【申請人】愛思開海力士有限公司