本發(fā)明涉及一種鰭式場(chǎng)效應(yīng)晶體管及其制備方法，屬于超大規(guī)模集成電路制造技術(shù)領(lǐng)域。

背景技術(shù)：

隨著集成電路的迅速發(fā)展，半導(dǎo)體器件的特征尺寸不斷縮小。當(dāng)特征尺寸進(jìn)入納米尺度，傳統(tǒng)硅基平面器件面臨短溝道效應(yīng)嚴(yán)重、遷移率退化等問題。因此，人們從新器件結(jié)構(gòu)、新溝道材料等方面提出了一些解決方案。鰭式場(chǎng)效應(yīng)晶體管(FinFET)能夠有效抑制短溝道效應(yīng)，具有柵控能力強(qiáng)、開態(tài)電流大、與CMOS工藝兼容等優(yōu)點(diǎn)，已在產(chǎn)業(yè)界得到應(yīng)用。

對(duì)于體硅FinFET，在Fin條底部存在源漏泄漏電流通道，泄漏電流較大，導(dǎo)致靜態(tài)功耗增大。SOI FinFET能夠更好地抑制短溝道效應(yīng)和泄漏電流，但是由于氧化硅埋氧層的熱導(dǎo)率約為硅的1％，導(dǎo)致器件散熱性較差。

技術(shù)實(shí)現(xiàn)要素：

針對(duì)以上問題，本發(fā)明提出了一種鰭式場(chǎng)效應(yīng)晶體管及其制備方法，該器件采用高遷移率溝道材料，可以提高開態(tài)電流；在Fin條底部引入局域埋氧層，形成了體在絕緣層上(Body-on-Insulator,BOI)結(jié)構(gòu)，切斷了源漏間的泄漏電流通道，能夠有效抑制泄漏電流，并且比SOI(/SGOI/GOI)FinFET具有更小的埋氧層面積，改善了散熱問題。

本發(fā)明提供的鰭式場(chǎng)效應(yīng)晶體管，包括半導(dǎo)體襯底，在半導(dǎo)體襯底上具有凸起的Fin條，在Fin條側(cè)壁和頂部表面具有橫跨Fin條的柵極結(jié)構(gòu)，與柵極結(jié)構(gòu)接觸的Fin條部分構(gòu)成溝道區(qū)，其特征在于，溝道區(qū)為高遷移率材料，溝道長(zhǎng)度小于Fin條長(zhǎng)度；源、漏位于溝道區(qū)兩端；Fin條兩端的半導(dǎo)體與襯底相連；Fin條與半導(dǎo)體襯底之間有一層局域埋氧層，形成BOI結(jié)構(gòu)，該局域埋氧層的寬度大于或等于Fin條寬度。

本發(fā)明的鰭式場(chǎng)效應(yīng)晶體管中，溝道區(qū)的高遷移率材料例如鍺、鍺硅、鍺錫等。

本發(fā)明還提供了一種鰭式場(chǎng)效應(yīng)晶體管的制備方法，包括以下步驟：

1)在半導(dǎo)體襯底上形成采用高遷移率材料的凸起Fin條；

2)在Fin條與半導(dǎo)體襯底之間形成局域埋氧層，該局域埋氧層的寬度大于或等于Fin條寬度；

3)在所述Fin條側(cè)壁和頂部表面形成柵極結(jié)構(gòu)，并在柵極結(jié)構(gòu)的側(cè)面形成側(cè)墻；

4)光刻定義源漏區(qū)圖形，摻雜并退火形成源漏。

上述制備方法中，步驟1)中所述半導(dǎo)體襯底常用的為體硅襯底，但不局限于體硅襯底，形成Fin條的方法具體可包括：

1-1)在半導(dǎo)體襯底上生長(zhǎng)高遷移率材料的半導(dǎo)體外延層；

1-2)定義器件有源區(qū)，并形成器件之間的隔離；

1-3)在步驟1-1)形成的半導(dǎo)體外延層上淀積硬掩膜，光刻定義Fin條圖形，干法刻蝕硬掩膜和半導(dǎo)體外延層，停止在襯底表面，去掉光刻膠，形成Fin條。

所述步驟1-1)中所述半導(dǎo)體外延層的材料包括鍺、鍺硅、鍺錫等，但不局限于上述外延材料，可為其他高遷移率材料，厚度可以為5～200nm，其厚度決定了Fin條的高度。

所述步驟1-1)中生長(zhǎng)半導(dǎo)體外延層的工藝可以采用分子束外延(Molecule Beam Epitaxy,MBE)、化學(xué)氣相淀積(Chemical Vapor Deposition,CVD)等方法。

所述步驟1-3)中，硬掩膜可以是氧化硅層、氮化硅層、氧化硅/氮化硅疊層等，但不局限于上述材料，但應(yīng)具有較好的保形性。淀積硬掩膜的工藝可以采用低壓化學(xué)氣相淀積(Low Pressure Chemical Vapor Deposition，LPCVD)、等離子體增強(qiáng)化學(xué)氣相沉積(Plasma Enhanced Chemical Vapor Deposition，PECVD)等方法。硬掩膜厚度可以為10～800nm；Fin條寬度可以為5～100nm。光刻優(yōu)選為電子束光刻或193nm浸沒式光刻等能形成納米尺度線條的先進(jìn)光刻技術(shù)。

上述制備方法中，步驟2)具體可包括：

2-1)在Fin條上淀積一層氮化硅，并進(jìn)行干法刻蝕，形成氮化硅側(cè)墻；

2-2)干法刻蝕半導(dǎo)體襯底至一定深度，然后通過熱氧化使Fin條和襯底之間的半導(dǎo)體被氧化，形成局域埋氧層(對(duì)于體硅襯底來說，形成氧化硅絕緣層)；

2-3)濕法腐蝕去掉氮化硅側(cè)墻。

所述步驟2-2)中襯底的刻蝕深度決定了埋氧層的厚度，刻蝕深度可以為5～50nm；熱氧化工藝可以采用濕氧氧化、氫氧合成氧化、等離子體氧化等，使Fin條與襯底之間的半導(dǎo)體(硅)完全被氧化，氧化時(shí)間應(yīng)根據(jù)其寬度及其氧化速率而定。

所述步驟2-3)中，濕法腐蝕氮化硅可以采用濃磷酸溶液。

上述制備方法中，步驟3)和步驟4)為常規(guī)的工藝步驟。步驟3)包括淀積柵介質(zhì)層，光刻、刻蝕形成柵電極，淀積氧化硅并刻蝕形成側(cè)墻隔離層。步驟4)包括光刻定義源漏區(qū)圖形，離子摻雜并退火形成源漏，以及后續(xù)的工藝步驟：光刻、刻蝕接觸孔，濺射金屬，光刻、刻蝕形成金屬互連，合金，鈍化等。

本發(fā)明優(yōu)點(diǎn)如下：

1)采用高遷移率溝道材料，改善了溝道中載流子遷移率，提高了開態(tài)電流。

2)采用BOI結(jié)構(gòu)，抑制了泄漏電流，降低了功耗。

與SOI(/SGOI/GOI)FinFET相比，BOI FinFET具有更小的埋氧層面積，改善了散熱問題，并且在提升器件特性的同時(shí)降低了成本。

附圖說明

圖1為實(shí)施例制備的硅基鍺硅BOIFinFET的結(jié)構(gòu)示意圖。

圖2～圖8為實(shí)施例制備硅基鍺硅BOIFinFET的關(guān)鍵工藝步驟示意圖，各圖中(a)為沿圖1中A-A’方向的剖面圖，(b)為沿圖1中B-B’方向的剖面圖。

其中：1-硅襯底；2-鍺硅外延層；3-作硬掩膜的氧化硅層；4-作硬掩膜的氮化硅層；5-鍺硅Fin條；6-保護(hù)鍺硅Fin條的氮化硅側(cè)墻；7-氧化硅絕緣層；8-柵介質(zhì)；9-柵電極；10-側(cè)墻隔離層；11-源；12-漏。

具體實(shí)施方式

本發(fā)明的鰭式場(chǎng)效應(yīng)晶體管采用高遷移率溝道材料，可以提高開態(tài)電流；在Fin條底部引入局域埋氧層，形成了BOI結(jié)構(gòu)，切斷了源漏間的泄漏電流通道，能夠有效抑制泄漏電流。比SOI(/SGOI/GOI)FinFET具有更小的埋氧層面積，改善了散熱問題，并且在提升器件特性的同時(shí)降低了成本。下面結(jié)合附圖對(duì)本發(fā)明進(jìn)行詳細(xì)說明。

根據(jù)下列步驟可以實(shí)現(xiàn)硅基鍺硅BOIFinFET：

步驟1.在P型(100)硅襯底1上MBE生長(zhǎng)50nm鍺硅外延層2，PECVD淀積300nm氧化硅，光刻、刻蝕形成有源區(qū)，去膠；

步驟2.PECVD淀積20nm氧化硅層3和50nm氮化硅層4作為硬掩膜，通過電子束光刻形成Fin條圖形，F(xiàn)in寬為20nm，干法刻蝕硬掩膜，露出鍺硅外延層2上表面，去膠，所得結(jié)構(gòu)如圖2所示；

步驟3.以硬掩膜為掩蔽，干法刻蝕鍺硅外延層2，露出硅襯底1上表面，形成鍺硅Fin條5結(jié)構(gòu)，如圖3所示；

步驟4.PECVD淀積氮化硅，并進(jìn)行干法刻蝕，在鍺硅Fin條兩側(cè)形成氮化硅側(cè)墻6，如圖4所示；

步驟5.以硬掩膜和側(cè)墻為掩蔽，干法刻蝕硅襯底1，刻蝕深度為20nm，如圖5所示；

步驟6.通過氫氧合成對(duì)硅襯底1進(jìn)行氧化，氧化溫度為800℃，在鍺硅Fin條下方形成氧化硅絕緣層7，如圖6所示；

步驟7.濃磷酸加熱170℃，腐蝕去除氮化硅，所得結(jié)構(gòu)如圖7所示；

步驟8.進(jìn)行犧牲氧化或氫氣退火等工藝來改善刻蝕造成的Fin表面損傷，淀積Al₂O₃/TiN，光刻、刻蝕形成柵電極9，淀積氧化硅并刻蝕形成側(cè)墻隔離層10；

步驟9.通過光刻定義源漏區(qū)圖形，P⁺注入對(duì)源漏進(jìn)行摻雜，注入能量為20keV，注入劑量2E15cm^-2，并通過RTA退火950℃，30s，激活雜質(zhì)，形成源11、漏12，具體退火條件根據(jù)鍺組分改變，如圖8所示；

步驟10.PECVD淀積氧化硅，通過CMP實(shí)現(xiàn)平坦化；

步驟11.通過光刻、ICP刻蝕形成柵、源、漏各端的接觸孔，去膠；

步驟12.濺射金屬，光刻、刻蝕形成金屬互連，合金。

綜上所述，該方法采用高遷移率溝道材料，可以提高器件電流驅(qū)動(dòng)能力；在Fin條底部引入局域埋氧層，形成BOI結(jié)構(gòu)，可以切斷源漏間的泄漏電流通道，能夠有效抑制泄漏電流，并且比SOI(/SGOI/GOI)FinFET具有更小的埋氧層面積，改善了散熱問題。