本發(fā)明實施例是關(guān)于一種半導體元件，特別是關(guān)于一種半導體元件的制造方法。

背景技術(shù)：

隨著集成電路尺寸的縮小以及其運算速度需求的增加，晶體管隨之具有越來越小的尺寸以及越來越高的驅(qū)動電流，因而發(fā)展出鰭式場效晶體管(Fin Field-Effect Transistors,FinFET)。鰭式場效晶體管具有漸增的通道寬度。通過形成包含鰭片的側(cè)壁上的部位以及包含鰭片的頂面上的部位的通道來達到通道寬度的增加。因為晶體管的驅(qū)動電流正比于通道寬度，鰭式場效晶體管的驅(qū)動電流亦隨著通道寬度的增加而變大。

技術(shù)實現(xiàn)要素：

依據(jù)本發(fā)明實施例的一些實施方式，半導體元件包含基材、至少一源極漏極特征、柵極結(jié)構(gòu)以及至少一柵極間隙壁。源極漏極特征至少部分位于基材中。柵極結(jié)構(gòu)位于基材上。柵極間隙壁位于柵極結(jié)構(gòu)的至少一側(cè)壁上。柵極間隙壁的底部位具有摻雜物于其中。

依據(jù)本發(fā)明實施例的另一些實施方式，半導體元件包含基材、至少一半導體鰭片、柵極結(jié)構(gòu)、至少一柵極間隙壁。半導體鰭片位于基材上。半導體鰭片包含至少一通道部位以及至少一源極漏極部位。柵極結(jié)構(gòu)位于半導體鰭片的通道部位上。柵極間隙壁相鄰于柵極結(jié)構(gòu)，位于半導體鰭片上，且位于半導體鰭片的通道部位與該源極漏極部位之間。柵極間隙壁包含VIIIA族雜質(zhì)于其中。

依據(jù)本發(fā)明實施例的再一些實施方式，半導體元件的制造方法包含形成半導體鰭片于基材上。形成柵極結(jié)構(gòu)于半導體鰭片上。形成間隙層，此間隙層覆蓋柵極結(jié)構(gòu)以及半導體鰭片。進行等向性摻雜制程，以摻雜間隙層。圖案化間隙層，以形成至少一柵極間隙壁于柵極結(jié)構(gòu)的至少一側(cè)壁上。

附圖說明

圖1繪示依據(jù)本發(fā)明實施例的一些實施方式的半導體元件的示意圖；

圖2至圖11繪示依據(jù)本發(fā)明實施例的一些實施方式的圖1中半導體元件于中間制造階段下的剖視圖；

圖12繪示依據(jù)本發(fā)明實施例的一或多個實施方式的半導體元件的砷化物濃度對應深度的剖析圖。

具體實施方式

以下的說明將提供許多不同的實施方式或?qū)嵤├齺韺嵤┍景l(fā)明實施例的主題。元件或排列的具體范例將在以下討論以簡化本發(fā)明實施例。當然，這些描述僅為部分范例且本發(fā)明實施例并不以此為限。例如，將第一特征形成在第二特征上或上方，此一敘述不但包含第一特征與第二特征直接接觸的實施方式，也包含其他特征形成在第一特征與第二特征之間，且在此情形下第一特征與第二特征不會直接接觸的實施方式。此外，本發(fā)明實施例可能會在不同的范例中重復標號或文字。重復的目的是為了簡化及明確敘述，而非界定所討論的不同實施方式及配置間的關(guān)系。

此外，空間相對用語如“下面”、“下方”、“低于”、“上面”、“上方”及其他類似的用語，在此是為了方便描述圖中的一個元件或特征與另一個元件或特征的關(guān)系?？臻g相對用語除了涵蓋圖中所描繪的方位外，該用語更涵蓋裝置在使用或操作時的其他方位。也就是說，當該裝置的方位與附圖不同(旋轉(zhuǎn)90度或在其他方位)時，在本文中所使用的空間相對用語同樣可相應地進行解釋。

通過本發(fā)明實施例所示的一或多個實施方式而可被改善的元件可為半導體元件。舉例來說，前述的元件可為鰭式場效晶體管(Fin Field-Effect Transistors,FinFET)元件。以下的發(fā)明實施例繼續(xù)利用鰭式場效晶體管為例以描述本發(fā)明實施例不同的實施方式。然而，應了解到，本發(fā)明實施例的應用并不限于特定形式的元件。

圖1繪示依據(jù)本發(fā)明實施例的一些實施方式的半導體元件的示意圖。此外，圖2至圖11繪示依據(jù)本發(fā)明實施例的一些實施方式的圖1中半導體元件于中間制造階段下的剖視圖。圖2至圖11的剖面部位是沿著圖1的線段A-A’。請參照圖2?；?10可被提供。于一些實施方式中，基材110可包含硅。可選地，基材110可包含鍺、硅鍺、砷化鎵或其他適合的半導體材料?？蛇x地，基材110可包含磊晶層。舉例來說，基材110可具有覆蓋于塊狀半導體的磊晶層。進一步來說，為了性能的提升，基材110可因而產(chǎn)生應變。舉例來說，磊晶層可包含不同于塊狀半導體的半導體材料，例如覆蓋于塊狀硅半導體的硅鍺層或是覆蓋于塊狀硅鍺半導體的硅層。此種具有應變的基材的形成方法可包含選擇性磊晶成長(selective epitaxial growth,SEG)。此外，基材110可包含絕緣底半導體(semiconductor-on-insulator,SOI)結(jié)構(gòu)?？蛇x地，基材110可包含埋入式界電層，例如埋入式氧化(buried oxide,BOX)層。此外，基材110的形成方法舉例可包含氧離子植入硅晶隔離(Separation by implanted oxygen,SIMOX)制程、晶圓接合(wafer bonding)制程、選擇性磊晶成長(selective epitaxial growth,SEG)制程或其他適合的方法。

至少一半導體鰭片112形成于基材110上。于一些實施方式中，半導體鰭片112可包含硅。舉例來說，半導體鰭片112的形成方法可利用光微影制程來圖案化并蝕刻基材110。于一些實施方式中，一層狀的光阻材料(圖未示)可設置于基材110上方。此層狀的光阻材料可依據(jù)圖案的設計(于本實施方式中所設計的圖案為半導體鰭片112)而接受照射(暴露)，并經(jīng)過顯影以移除光阻材料的一部位。剩下的光阻材料可于后續(xù)的制程(例如：蝕刻制程)中保護其所覆蓋的材料。應了解到，其他的遮罩(例如氧化物或氮硅化物遮罩)亦可使用于后續(xù)的蝕刻制程中。

請參照圖1。多個絕緣結(jié)構(gòu)105可形成于基材110上。絕緣結(jié)構(gòu)105可于半導體鰭片112的周圍作為淺溝槽隔離(shallow trench isolation,STI)。絕緣結(jié)構(gòu)105的形成方法可為化學氣化沉積(chemical vapor deposition,CVD)制程，且四乙基正硅酸鹽(tetraethyl orthosilicate,TEOS)以及氧氣可作為化學氣化沉積制程的前驅(qū)物。于一些實施方式中，絕緣結(jié)構(gòu)105的形成方法可為離子植入制程，例如以氧離子、氮離子、碳離子等類似的離子來植入于基材110中。于一些其他的實施方式中，絕緣結(jié)構(gòu)105是絕緣底半導體晶圓的絕緣層。

請參照圖2。柵極介電質(zhì)120是形成以覆蓋于半導體鰭片112。柵極介電質(zhì)120的形成方法可包含熱氧化制程、化學氣相沉積制程、濺鍍制程或其他本領(lǐng)域已知用于形成柵極介電質(zhì)的方法。依據(jù)形成介電層所使用的制程，于半導體鰭片112的頂部上的柵極介電質(zhì)120的厚度可不同于半導體鰭片112的側(cè)壁(圖未示)上的柵極介電質(zhì)120的厚度。舉例來說，柵極介電質(zhì)120可包含高介電常數(shù)材料，例如金屬氧化物(metal oxides)、金屬氮化物(metal nitrides)、金屬硅化物(metal silicates)、過渡金屬氧化物(transition metal-oxides)、過渡金屬氮化物(transition metal-nitrides)、過渡金屬硅化物(transition metal-silicates)、金屬氮氧化物(oxynitrides of metals)、金屬鋁化物(metal aluminates)、硅鋯化物(zirconium silicate)、鋁鋯化物(zirconium aluminate)或上述材料的任意組合。于一些實施方式中，柵極介電質(zhì)120的材料可包含鉿氧化物(hafnium oxide,HfO₂)、鉿硅氧化物(hafnium silicon oxide,HfSiO)、鉿硅氮氧化物(hafnium silicon oxynitride,HfSiON)、鉿鉭氧化物(hafnium tantalum oxide,HfTaO)、鉿鈦氧化物(hafnium titanium oxide,HfTiO)、鉿鋯氧化物(hafnium zirconium oxide,HfZrO)、鑭氧化物(lanthanum oxide,LaO)、鋯氧化物(zirconium oxide,ZrO)、鈦氧化物(titanium oxide,TiO)、鉭氧化物(tantalum oxide,Ta₂O₅)、釔氧化物(yttrium oxide,Y₂O₃)、鍶鈦氧化物(strontium titanium oxide,SrTiO₃,STO)、鋇鈦氧化物(barium titanium oxide,BaTiO₃,BTO)、鋇鋯氧化物(barium zirconium oxide,BaZrO)、鑭鉿氧化物(hafnium lanthanum oxide,HfLaO)、鑭硅氧化物(lanthanum silicon oxide,LaSiO)、鋁硅氧化(aluminum silicon oxide,AlSiO)、鋁氧化物(aluminum oxide,Al₂O₃)、氮硅化物(silicon nitride,Si₃N₄)、硅氧氮化物(oxynitrides,SiON)以及上述材料的任意組合。柵極介電質(zhì)120可具有多層結(jié)構(gòu)，例如其中一層結(jié)構(gòu)為硅氧化物(例如介面層)而另一層結(jié)構(gòu)為高介電常數(shù)的材料。

虛設層130是形成于柵極介電質(zhì)120上。沉積虛設層130的方法可包含化學氣相沉積制程、濺鍍沉積制程或其他本領(lǐng)域已知用來沉積導電材料的方法。虛設層130的材料可包含多晶硅(polycrystalline-silicon,poly-Si)或多晶硅鍺(poly-crystalline silicon-germanium,poly-SiGe)。舉例來說，于一些實施方式中，虛設層130可包含通過低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)制程所沉積的非摻雜的多晶硅。舉例來說，多晶硅亦可包含通過爐管所沉積的原位摻雜的多晶硅?？蛇x地，虛設層130可包含其他適合的材料。進一步來說，虛設層130可利用均勻或非均勻摻雜來摻雜多晶硅。

遮罩層210是通過適合的制程而形成一適當?shù)暮穸扔谔撛O層130上。當遮罩層210不覆蓋于虛設層130的其他部位時，也可視為遮罩層210可覆蓋于虛設層130的一部位。于一些實施方式中，遮罩層210為包含硅氧化物(silicon oxide)的硬遮罩層。于一些其他實施方式中，遮罩層210的材料可包含氮硅化物(silicon nitride,SiN)、氮氧硅化物(silicon oxynitride,SiON)、碳硅化物(silicon carbide,SiC)、碳氧硅化物(SiOC)、旋涂式玻璃(spin-on glass,SOG)、低介電常數(shù)膜(a low-κfilm)、四乙基正硅酸鹽(tetraethyl orthosilicate,TEOS)、等離子輔助化學氣相沉積氧化物(plasma enhanced CVD oxide,PE-oxide)、高深寬比制程(high-aspect-ratio-process,HARP)所形成的氧化物、非結(jié)晶碳材料(amorphous carbon material)、其他適合的材料及/或上述材料的任意組合。硅氧化物層的形成方法可包含，但不限于，化學氣相沉積制程、物理氣象沉積制程或原子層沉積制程。此外，硅氧化物層的厚度范圍實質(zhì)上可從約100埃至約500埃。于一些實施方式中，遮罩層210可為光阻層。光阻層是沉積于虛設層130上。舉例來說，光阻層的形成方法可包含旋轉(zhuǎn)涂布制程。此外，舉例來說，光阻層可通過光照制程、顯影制程、干燥制程、蝕刻制程以及其他適當?shù)闹瞥虂硇纬伤O計的圖案。于一些實施方式中，遮罩層210可包含沉積于虛設層130上的氮化硅層212以及沉積于氮化硅層212上的氧化物層214。

請參照圖3。通過移除制程(或蝕刻制程)來移除虛設層130中的設計圖案的外的部位(見圖1)，以形成虛設柵極132。也就是說，移除未被遮罩層210覆蓋的部位以形成虛設柵極132。于一些實施方式中，可進行多次的蝕刻制程。然而，圖案化制程的進行是不限于利用光阻的光微影制程(photolithography process)。圖案化制程的進行可通過浸潤式微影(immersion lithography)制程、電子束微影(electron beam lithography)制程或其他適合的制程。因此，通過上述方法可得到如圖3所示的虛設柵極132的圖案。虛設柵極132所覆蓋的半導體鰭片112的至少一部位可稱為半導體鰭片112的通道部位114，而未被虛設柵極132所覆蓋的半導體鰭片112的其他部位可稱為未覆蓋部位116。于一些實施方式中，柵極介電質(zhì)120也可被圖案化，使得半導體鰭片112具有未被柵極介電質(zhì)120以及虛設柵極132所覆蓋的部位(見圖3)。于一些其他實施方式中，半導體鰭片112可被柵極介電質(zhì)120所蓋住。

請參照圖4。間隙層140是形成以覆蓋于虛設柵極132、遮罩層210以及半導體鰭片112。于一些實施方式中，間隙層140是復合層。此復合層包含具有不同蝕刻特性的下子結(jié)構(gòu)層142以及上子結(jié)構(gòu)層144。于一些實施方式中，下子結(jié)構(gòu)層142是由氧化物所形成，因此亦可被稱為襯墊氧化物層。上子結(jié)構(gòu)層144是由氮硅化物或氮氧硅化物所形成，因此亦可被稱為襯墊氮化物層。于其他一些實施方式中，間隙層140可具有單層或復合層的結(jié)構(gòu)。此單層或復合層的結(jié)構(gòu)可包含氧化物(oxide)、氮硅化物(silicon nitride)、氮氧硅化物(silicon oxynitride,SiON)及/或其他介電材料。間隙層140的形成方法可包含，但不限于，等離子輔助化學氣相沉積(plasma enhanced chemical vapor deposition,PECVD)制程、低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)制程、次常壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)制程。

接著，間隙層140可被摻雜。于一些實施方式中，間隙層140可通過等離子摻雜(Plasma Doping,PLAD)制程來摻雜。詳細來說，富摻雜層150是形成于間隙層140上。舉例來說，富摻雜層150的形成方法可包含等離子離子輔助沉積(plasma ion assisted deposition,PIAD)制程。富摻雜層150可包含雜質(zhì)。此雜質(zhì)是用來形成間隙層140中的摻雜物。富摻雜層150的形成材料可包含N型雜質(zhì)或P型雜質(zhì)。舉例來說，富摻雜層150的材質(zhì)可包含硼化物(例如氟化硼(BF2)或乙硼烷(B2H6))、銦化物(indium)、磷化物(phosphorous)及/或砷化物(arsenic)。于一些實施方式中，富摻雜層150的厚度T實質(zhì)上為約5納米至約6納米。

請參照圖5。通過撞擊植入制程(nock-on implantation)以將富摻雜層150中的摻雜物撞擊至間隙層140中。撞擊植入制程所使用的離子220可包含元素周期表中VIIIA族的元素離子或惰性氣體離子，例如氙離子、氬離子、氖離子、氦離子、氪離子、上述離子的任意組合或其他不會對于鰭式場效晶體管的特性具有不利影響的離子。于一些實施方式中，通過惰性氣體離子的散射可誘發(fā)出撞擊植入制程。于一些實施方式中，在沉積以及離子的模式下，等離子離子輔助沉積制程以及撞擊植入制程可被視為等離子摻雜(Plasma Doping,PLAD)制程。因為通過惰性氣體離子的散射可誘發(fā)出等離子摻雜制程，等離子摻雜制程為等相性摻雜制程。也就是說，虛設柵極132的側(cè)壁上的間隙層140的部位可被摻雜。因此，間隙層140可包含元素周期表中VIIIA族的元素的雜質(zhì)。于一些實施方式中，已摻雜的間隙層140可通過至少一退火制程(annealing process)而擴散位于其中的摻雜物。于一些實施方式中，當摻雜物為砷化物時，間隙層140的砷化物的摻雜物濃度是實質(zhì)上為一范圍從約6x10¹⁹atoms/cm³至約1x10²¹atoms/cm³。當摻雜物是為磷化物時，間隙層140的磷化物的摻雜物濃度實質(zhì)上是為一范圍從約2x10¹⁹atoms/cm³至約3x10²⁰atoms/cm³。當摻雜物是為硼化物時，間隙層140的硼化物的摻雜物濃度實質(zhì)上是為一范圍從約1x10²⁰atoms/cm³至約1x10²¹atoms/cm³。于一些實施方式中，當摻雜物是為氙化物時，間隙層140的氙化物的摻雜物濃度實質(zhì)上是為一范圍從約2x10¹⁸atoms/cm³至約5x10¹⁸atoms/cm³。

請參照圖6。多個輕摻雜漏極(Light-Doped Drain,LDD)區(qū)域160是形成于半導體鰭片112中。特別來說，輕摻雜漏極區(qū)域160是形成于半導體鰭片112的未覆蓋部位116中。虛設柵極132插入于兩個輕摻雜漏極區(qū)域160之間。也就是說，輕摻雜漏極區(qū)域160是實質(zhì)上對準于虛設柵極132的側(cè)壁134。輕摻雜漏極區(qū)域160的形成方法可包含等離子摻雜制程、離子植入制程、擴散制程及/或其他適當?shù)闹瞥?。于一些實施方式中，若輕摻雜漏極區(qū)域160是通過等離子摻雜制程所形成，則間隙層140的摻雜以及輕摻雜漏極區(qū)域160的形成可被同時進行。也就是說，間隙層140以及輕摻雜漏極區(qū)域160具有實質(zhì)上同樣的摻雜物。然而，于一些其他實施方式中，間隙層140的摻雜以及輕摻雜漏極區(qū)域160的形成可被分開進行。依據(jù)鰭式場效晶體管的導電類型，輕摻雜漏極區(qū)域160可使用N型摻雜物或P型摻雜物來做摻雜。舉例來說，若鰭式場效晶體管的最后結(jié)構(gòu)是N型鰭式場效晶體管，則輕摻雜漏極區(qū)域160中的摻雜物可為磷化物、砷化物或上述摻雜物的任意組合。然而，若鰭式場效晶體管的最后結(jié)構(gòu)是P型鰭式場效晶體管，則輕摻雜漏極區(qū)域160中的摻雜物可為硼化物、銦化物或上述摻雜物的任意組合。

請參照圖7。間隙層140可被圖案化為一對柵極間隙壁140’。此柵極間隙壁140’是位于虛設柵極132的相對的側(cè)壁134上，且位于遮罩層210的相對的側(cè)壁上。濕蝕刻或干蝕刻制程可被用來作為圖案化的制程。柵極間隙壁140’可包含襯墊氧化物部位(亦可稱為內(nèi)部位)以及氮化物部位(亦可稱為外部位)。

請參照圖8。虛設柵極132以及柵極間隙壁140’所暴露的半導體鰭片112的部位可被移除(或使成為凹陷)，以形成至少一凹陷R于半導體鰭片112中。舉例來說，如圖8中的兩個凹陷R所示的結(jié)構(gòu)。此外，材料的任何適當?shù)牧靠杀灰瞥?。于一些實施方式中，輕摻雜漏極區(qū)域160的部位也可被移除，而剩下的輕摻雜漏極區(qū)域160是相鄰于柵極間隙壁140’的凹陷R。剩下的半導體鰭片112具有凹陷部位118以及通道部位114。凹陷部位118是嵌入于基材110中，且通過凹陷R而被暴露出。通道部位114是位于虛設柵極132下方，且為鰭式場效晶體管的通道。輕摻雜漏極區(qū)域160是位于通道部位114中，且位于柵極間隙壁140’下方。

移除半導體鰭片112的部位的方法可包含形成光阻層或覆蓋層(例如氧化物覆蓋層)于圖7所示的結(jié)構(gòu)上方、圖案化光阻層或覆蓋層以具有可暴露出半導體鰭片112的部位的開口以及回蝕刻半導體鰭片112的材料。于一些實施方式中，半導體鰭片112可利用干蝕刻制程來蝕刻?？蛇x地，蝕刻制程可為濕蝕刻制程或干蝕刻制程以及濕蝕刻制程的組合。移除半導體鰭片112的部位也可包含微影制程，借以進行蝕刻制程。微影制程(lithography process)可包含光阻涂布(例如旋轉(zhuǎn)涂布制程)、軟烘烤(soft baking)、遮罩對準(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure baking)、對光阻劑顯影(developing the photoresist)、洗濯(rinsing)、干燥(drying)，例如硬烘烤(hard baking)、或其他適當?shù)闹瞥袒蛏鲜鲋瞥痰娜我饨M合?？蛇x地，微影制程可通過其他方法來進行或取代，例如無遮罩微影制程(maskless photolithography)、電子束寫入制程(electron-beam writing)以及離子束寫入制程(ion-beam writing)。于一些其他實施方式中，微影制程可包含納米轉(zhuǎn)印制程(nanoimprint technology)。于一些實施方式中，通過預清洗制程(pre-cleaning process)可利用氫氟酸(HF)或其他適合的溶液來清洗凹陷R。

請參照圖9。多個磊晶結(jié)構(gòu)170是分別形成于凹陷R中以及半導體鰭片112的凹陷部位118上。磊晶結(jié)構(gòu)170以及凹陷部位118可形成半導體鰭片112的源極漏極部位。磊晶結(jié)構(gòu)170可通過一或多個磊晶制程(epitaxy or epitaxial(epi)processes)所形成，使得硅特征、硅鍺特征及/或其他適當?shù)奶卣骺尚纬晌挥诎雽w鰭片112的凹陷部位118上的結(jié)晶態(tài)。于一些實施方式中，磊晶結(jié)構(gòu)170的晶格常數(shù)是不同于半導體鰭片112的晶格常數(shù)。磊晶結(jié)構(gòu)170可產(chǎn)生應變或應力，使得半導體元件具有載子遷移率，并可提高半導體元件的性能。磊晶制程可包含化學氣相沉積制程(例如氣相磊晶(vapor-phase epitaxy,VPE)制程及/或超高真空化學氣相沉積制程(ultra-high vacuum chemical vapor deposition,UHV-CVD))、分子束磊晶制程(molecular beam epitaxy)及/或其他適當?shù)闹瞥?。磊晶制程可使用氣態(tài)的及/或液態(tài)的前驅(qū)物。此氣態(tài)的及/或液態(tài)的前驅(qū)物可交互作用于半導體鰭片112的凹陷部位118的結(jié)構(gòu)(例如硅)。因此，應變通道可被形成以增加載子遷移率，并可提高元件性能。磊晶結(jié)構(gòu)170可為原位摻雜。摻雜的種類可包含P型摻雜物(例如硼化物或硼氟化物(BF2))、N型摻雜物(例如磷化物(phosphorus)或砷化物(arsenic))及/或其他適當?shù)膿诫s物或及/或前述摻雜物的任意組合。若磊晶結(jié)構(gòu)170非為原位摻雜，則可通過第二植入制程(例如接面植入制程(junction implant process))來摻雜磊晶結(jié)構(gòu)170。一或多個退火制程可作用于磊晶結(jié)構(gòu)170。退火制程可包含快速熱退火(rapid thermal annealing,RTA)制程及/或激光退火制程(laser annealing processes)。

于一些實施方式中，多個硅化物接觸(圖未示)分別位于磊晶結(jié)構(gòu)170上。硅化物為金屬以及硅所形成的化合物。此硅化物于半導體元件中被用來作為接觸。硅化物接觸是熱穩(wěn)定，而相較于多晶硅具有較低的阻值，且為良好的歐姆接觸。因為硅化反應可消減位于接觸以及特征之間的介面的缺陷，硅化物接觸是可靠的。自對準硅化物(self-aligned silicide(“salicide”))制程可于半導體制造過程中被使用。在制造高速互補式金屬氧化物半導體(complementary metal oxide semiconductor,CMOS)元件的過程中可使用硅化物制程。硅化物制程可將磊晶結(jié)構(gòu)170的表面部位轉(zhuǎn)變?yōu)楣杌锝佑|。硅化物制程包含與硅(silicon,Si)一起進行硅化反應的金屬沉積物。為了于磊晶結(jié)構(gòu)170上形成硅化物接觸，金屬材料硅可沉積而覆蓋于磊晶結(jié)構(gòu)170上。加熱晶圓至硅可與磊晶結(jié)構(gòu)170的硅反應而形成接觸的溫度之后，移除未反應的金屬。當于一區(qū)域中的未反應的金屬被移除之后，硅化物接觸可遺留于磊晶結(jié)構(gòu)170上方的另一區(qū)域。

接著，介電層180是形成于柵極間隙壁140’的外側(cè)，且形成于基材110上。也就是說，介電層180圍繞于柵極間隙壁140’以及虛設柵極132。介電層180的材質(zhì)可包含硅氧化物(silicon oxide)、氮氧化物(oxynitride)或其他適當?shù)牟牧?。介電?80可包含單層結(jié)構(gòu)或多層結(jié)構(gòu)。介電層180的形成方法可包含一適當?shù)闹瞥?，例如化學氣相沉積制程或原子層沉積制程。通過化學機械研磨(chemical mechanical planarization,CMP)制程可移除多余的介電層180，且可于后續(xù)移除虛設柵極的制程中來暴露出虛設柵極132的頂面。

請參照圖10。虛設柵極132(見圖9)是移除以形成開口182，并將柵極間隙壁140’作為開口182的側(cè)壁。于一些其他實施方式中，圖9所示的柵極介電質(zhì)120也可一起被移除。可選地，于一些實施方式中，虛設柵極132可被移除，而柵極介電質(zhì)120則被保留下來。通過干蝕刻制程、濕蝕刻制程或前述制程的組合可移除虛設柵極132(以及柵極介電質(zhì)120)。舉例來說，濕蝕刻制程可包含具有氫氧化物的溶液(例如氫氧化銨)、去離子水及/或其他適當?shù)奈g刻溶液。

于圖10中，因為柵極間隙壁140’已被摻雜，柵極間隙壁140’的蝕刻速率是低于未被摻雜的柵極間隙層。因此，當虛設柵極132被移除時，柵極間隙壁140’是不易被移除。在前述結(jié)構(gòu)配置下，形成于開口182中的柵極結(jié)構(gòu)190(見圖11)是不連接于源極漏極特征(例如半導體鰭片112及/或磊晶結(jié)構(gòu)170)。柵極間隙壁140’可為位于柵極結(jié)構(gòu)190與于源極漏極特征之間的良好的絕緣體。

請參照圖11。柵極結(jié)構(gòu)190是形成于開口182上。換句話說，柵極間隙壁140’是位于柵極結(jié)構(gòu)190的相對的側(cè)壁192上。前述所形成的柵極結(jié)構(gòu)190也可包含柵極介電層、覆蓋層、填充層及/或其他可設計為金屬柵極堆疊的適當?shù)膶訝罱Y(jié)構(gòu)。包含于柵極結(jié)構(gòu)190中的功函數(shù)金屬層可為n型或p型功函數(shù)層。舉例來說，p型功函數(shù)金屬層可包含鈦氮化物(TiN)、鉭氮化物(TaN)、釕化物(Ru)、鉬化物(Mo)、鋁化物(Al)、鎢氮化物(WN)、硅鋯化物(ZrSi₂)、硅鉬化物(MoSi₂)、硅鉭化物(TaSi₂)、硅鎳化物(NiSi₂)、其他適當?shù)膎型功函數(shù)材料或前述材料的任意組合。功函數(shù)層可包含多個的層狀結(jié)構(gòu)。功函數(shù)層的沉積方法可包含化學氣相沉積制程、物理氣相沉積制程、電鍍制程及/或其他適當?shù)闹瞥?。于一些實施方式中，所形成的柵極結(jié)構(gòu)190是包含p型功函數(shù)層的p型金屬柵極。于一些實施方式中，于柵極結(jié)構(gòu)190中的覆蓋層可包含耐熱金屬以及耐熱金屬的氮化物(例如鈦氮化物(TiN)、鉭氮化物(TaN)、鎢氮化物(W2N)、鈦氮硅化物(TiSiN)或鉭氮硅化物(TaSiN))。覆蓋層的沉積方法可包含化學氣相沉積制程、物理氣相沉積制程、金屬有機化學氣相沉積(Metal-organic chemical vapor deposition,MOCVD)制程以及原子層沉積制程。于一些實施方式中，包含于介電層180中的填充層可包含鎢化物(tungsten,W)。金屬層的沉積方法可包含原子層沉積制程、物理氣相沉積制程、化學氣相沉積制程或其他適當?shù)闹瞥?。于柵極結(jié)構(gòu)190形成之后，半導體元件的結(jié)構(gòu)可如圖1所示。

請參照圖1以及圖11。從結(jié)構(gòu)上來看，柵極間隙壁140’具有頂部位140t以及底部位140b。底部位140b是位于頂部位140t與半導體鰭片112之間。于一些實施方式中，柵極間隙壁140’的底部位140b是相鄰于半導體鰭片112。因為至少柵極間隙壁140’的底部位140b已被摻雜，則柵極間隙壁140’的底部位140b的摻雜濃度實質(zhì)上為約6x10¹⁹atoms/cm³至約1x10²⁰atoms/cm³，且柵極間隙壁140’的蝕刻速率是低于未摻雜的柵極間隙壁的蝕刻速率。因此，當開口182形成之后。柵極間隙壁140’的結(jié)構(gòu)可不被破壞。于前述的結(jié)構(gòu)配置下，形成于開口182中的柵極結(jié)構(gòu)190是不連接于源極漏極特征(例如半導體鰭片112及/或磊晶結(jié)構(gòu)170)。柵極間隙壁140’可作為位于柵極結(jié)構(gòu)190與于源極漏極特征之間的良好的絕緣體。

請參照圖11。半導體鰭片112的輕摻雜漏極區(qū)域160具有頂部位160t以及底部位160b。頂部位160t是位于底部位160b與柵極間隙壁140’之間。輕摻雜漏極區(qū)域160的頂部位160t的摻雜濃度實質(zhì)上可為約2x10²⁰atoms/cm³至約3x10²⁰atoms/cm³，而輕摻雜漏極區(qū)域160的底部位160b的摻雜濃度實質(zhì)上可為約2x10¹⁹atoms/cm³至約4x10¹⁹atoms/cm³。也就是說，柵極間隙壁140’的底部位140b的摻雜濃度是高于輕摻雜漏極區(qū)域160的底部位160b的摻雜濃度，而柵極間隙壁140’的底部位140b的摻雜濃度是低于輕摻雜漏極區(qū)域160的頂部位160t的摻雜濃度。

圖12繪示依據(jù)本發(fā)明實施例的一或多個實施方式的半導體元件的砷化物濃度-深度剖析圖。柵極間隙壁以及輕摻雜漏極區(qū)域的摻雜物為砷化物。惰性氣體離子為氙離子。柵極間隙壁的材質(zhì)可包含氧化物以及氮化物。輕摻雜漏極區(qū)域的頂部位的厚度實質(zhì)上為18納米，而輕摻雜漏極區(qū)域的底部位的厚度實質(zhì)上為6納米。

前述多個實施方式的特征使此技術(shù)領(lǐng)域中具有通常知識者可更佳的理解本發(fā)明實施例的各方面，在此技術(shù)領(lǐng)域中具有通常知識者應了解，為了達到相同的目的及/或本發(fā)明實施例所提及的實施方式相同的優(yōu)點，其可輕易利用本發(fā)明實施例為基礎(chǔ)，進一步設計或修飾其他制程及結(jié)構(gòu)，在此技術(shù)領(lǐng)域中具有通常知識者亦應了解，該等相同的結(jié)構(gòu)并未背離本發(fā)明實施例的精神及范圍，而在不背離本發(fā)明實施例的精神及范圍下，其可在此進行各種改變、取代及修正。