本公開(kāi)涉及半導(dǎo)體領(lǐng)域，具體地，涉及具有連續(xù)側(cè)墻的半導(dǎo)體設(shè)置及其制造方法以及包括這種半導(dǎo)體設(shè)置的電子設(shè)備。

背景技術(shù)：

隨著半導(dǎo)體器件的不斷小型化，短溝道效應(yīng)越來(lái)越明顯。對(duì)此，提出了立體型器件——鰭式場(chǎng)效應(yīng)晶體管(FinFET)。FinFET通常包括在襯底上的豎直鰭以及與鰭相交的柵堆疊。可以在鰭的側(cè)壁上形成溝道。

為了形成FinFET，可以在襯底上形成各自分別連續(xù)延伸的脊?fàn)钗铩８鶕?jù)布局設(shè)計(jì)，可以將這些連續(xù)延伸的脊?fàn)钗飿?gòu)圖為不同的部分，這些部分隨后形成器件的鰭。另外，可以在襯底上形成各自分別連續(xù)延伸的柵線(xiàn)。根據(jù)布局設(shè)計(jì)，可以將這些連續(xù)延伸的柵線(xiàn)構(gòu)圖為分離的部分，這些部分隨后形成器件的柵。在柵的側(cè)壁上，可以形成繞器件柵的側(cè)墻。

圖1是示出了包括FinFET的常規(guī)半導(dǎo)體設(shè)置的頂視圖。

如圖1所示，該半導(dǎo)體設(shè)置包括在襯底上沿第一方向(例如，圖中水平方向)延伸的多個(gè)鰭101以及沿與第一方向相交(例如，垂直)的第二方向(例如，圖中豎直方向)延伸的多個(gè)柵堆疊103-1。柵堆疊例如可以包括柵介質(zhì)層和柵電極層。在鰭中與柵堆疊相交之處，可以產(chǎn)生溝道；而在鰭中溝道區(qū)的兩側(cè)，可以分別形成源區(qū)和漏區(qū)(由此得到FinFET)。在各個(gè)柵堆疊103-1的側(cè)壁上形成了圍繞相應(yīng)柵堆疊103-1的側(cè)墻105。

另外，為了構(gòu)圖方便以及電隔離等目的，還可以形成偽柵103-2。偽柵103-2與柵堆疊103-1可以包括相同的構(gòu)造，從而可以與柵堆疊103-1一同形成(因此，也可以在偽柵103-2的側(cè)壁上形成繞偽柵103-2的側(cè)墻)。但是，偽柵103-2可以不與連續(xù)的鰭相交，從而并不真正構(gòu)成器件。例如，在圖1的示例中，偽柵103-2形成為與第一方向上鰭101 之間的間隙相交。

在襯底上各側(cè)墻105之間的空隙中，可以填充有電介質(zhì)如層間電介質(zhì)層(ILD)(圖中為清楚起見(jiàn)，并未示出)，例如氧化物，特別是在后柵工藝的情況下。ILD的頂面例如通過(guò)平坦化工藝如化學(xué)機(jī)械拋光(CMP)而可以與柵堆疊103-1、偽柵103-2、側(cè)墻105的頂面保持大致齊平。

為應(yīng)對(duì)器件小型化的趨勢(shì)，可以采用自對(duì)準(zhǔn)接觸部技術(shù)。例如，可以在ILD中刻蝕接觸孔，這種接觸孔可以在相對(duì)的側(cè)墻之間延伸。然后，可以在襯底上淀積接觸材料，例如金屬如鎢(W)，并對(duì)其進(jìn)行平坦化如CMP。CMP可以停止于ILD或側(cè)墻。CMP后接觸材料填充于接觸孔中，形成接觸部107。位于偽柵103-2相對(duì)兩側(cè)(圖中左右兩側(cè))的接觸部可以通過(guò)該偽柵103-2的側(cè)墻105而被電分離。

但是，這種結(jié)構(gòu)存在以下缺點(diǎn)。在對(duì)ILD進(jìn)行刻蝕(例如，各向同性刻蝕)時(shí)，有可能在相對(duì)的柵堆疊103-1的相對(duì)端部之間的ILD中形成縫隙。這些縫隙中隨后可能被填充接觸材料，從而造成接觸部之間不必要的電短路，如圖1中的107X所示。另外，如圖1中的箭頭所示，偽柵103-2的邊緣與鰭101的端部并不是對(duì)準(zhǔn)的。這會(huì)導(dǎo)致柵端部之間的間隔增加，從而降低了集成密度。

需要提供一種新的結(jié)構(gòu)和工藝來(lái)至少部分地解決上述問(wèn)題。

技術(shù)實(shí)現(xiàn)要素：

有鑒于此，本公開(kāi)的目的至少部分地在于提供一種半導(dǎo)體設(shè)置及其制造方法以及包括這種半導(dǎo)體設(shè)置的電子設(shè)備，其中在柵的延伸方向上，側(cè)墻可以連續(xù)延伸。

根據(jù)本公開(kāi)的一個(gè)方面，提供了一種半導(dǎo)體設(shè)置，包括：襯底；在襯底上形成的沿第一方向延伸的多個(gè)鰭；在襯底上形成的沿與第一方向交叉的第二方向延伸的多個(gè)柵堆疊以及沿第二方向延伸且由電介質(zhì)構(gòu)成的偽柵，其中各柵堆疊與至少一個(gè)鰭相交；以及在柵堆疊的側(cè)壁以及偽柵的側(cè)壁上形成的側(cè)墻，其中，在第二方向上對(duì)準(zhǔn)的至少第一柵堆疊和第二柵堆疊的側(cè)墻或者在第二方向上對(duì)準(zhǔn)的至少一個(gè)柵堆疊和至少一個(gè)偽柵的側(cè)墻一體延伸，其中，至少一些鰭的端部鄰接偽柵，且與相應(yīng)的 側(cè)墻的內(nèi)壁實(shí)質(zhì)上對(duì)準(zhǔn)。

根據(jù)本公開(kāi)的另一方面，提供了一種制造半導(dǎo)體設(shè)置的方法，包括：在襯底上形成各自分別沿第一方向連續(xù)延伸的多個(gè)脊?fàn)钗?；在襯底上形成各自分別沿與第一方向交叉的第二方向連續(xù)延伸從而與所述多個(gè)脊?fàn)钗锵嘟坏亩鄺l犧牲柵線(xiàn)；在各犧牲柵線(xiàn)的側(cè)壁上形成繞各犧牲柵線(xiàn)的側(cè)墻；在襯底上形成第一電介質(zhì)，對(duì)其進(jìn)行平坦化以露出犧牲柵線(xiàn)；去除犧牲柵線(xiàn)，以露出下方的脊?fàn)钗铮粚?duì)露出的一部分脊?fàn)钗镞M(jìn)行選擇性刻蝕；向側(cè)墻內(nèi)的空間中填充第二電介質(zhì)；去除一部分第二電介質(zhì)，以露出下方的脊?fàn)钗?；以及在由于所述部分第二電介質(zhì)的去除而留下的空間中形成柵堆疊。

根據(jù)本公開(kāi)的另一方面，提供了一種電子設(shè)備，包括上述半導(dǎo)體設(shè)置。

根據(jù)本公開(kāi)的實(shí)施例，側(cè)墻可以在相對(duì)的(偽)柵之間連續(xù)延伸，即便這些(偽)柵彼此并不連續(xù)，這有助于避免(自對(duì)準(zhǔn))接觸部之間的電短路。另外，與偽柵鄰接的鰭的端部可以自對(duì)準(zhǔn)于相應(yīng)側(cè)墻的內(nèi)壁，從而有助于提高集成密度。

附圖說(shuō)明

通過(guò)以下參照附圖對(duì)本公開(kāi)實(shí)施例的描述，本公開(kāi)的上述以及其他目的、特征和優(yōu)點(diǎn)將更為清楚，在附圖中：

圖1是示出了包括FinFET的常規(guī)設(shè)置的頂視圖；

圖2是示出了根據(jù)本公開(kāi)實(shí)施例的半導(dǎo)體設(shè)置的頂視圖；

圖3(a)-21(b)示出了根據(jù)本公開(kāi)實(shí)施例的制造半導(dǎo)體設(shè)置的流程的示意圖；

圖22示出了根據(jù)本公開(kāi)實(shí)施例的應(yīng)力保持機(jī)制所能實(shí)現(xiàn)的應(yīng)力增強(qiáng)；

圖23(a)-28示出了根據(jù)本公開(kāi)另一實(shí)施例的制造半導(dǎo)體設(shè)置的流程中部分階段的示意圖。

貫穿附圖，相同或相似的附圖標(biāo)記表示相同或相似的部件。

具體實(shí)施方式

以下，將參照附圖來(lái)描述本公開(kāi)的實(shí)施例。但是應(yīng)該理解，這些描述只是示例性的，而并非要限制本公開(kāi)的范圍。此外，在以下說(shuō)明中，省略了對(duì)公知結(jié)構(gòu)和技術(shù)的描述，以避免不必要地混淆本公開(kāi)的概念。

在附圖中示出了根據(jù)本公開(kāi)實(shí)施例的各種結(jié)構(gòu)示意圖。這些圖并非是按比例繪制的，其中為了清楚表達(dá)的目的，放大了某些細(xì)節(jié)，并且可能省略了某些細(xì)節(jié)。圖中所示出的各種區(qū)域、層的形狀以及它們之間的相對(duì)大小、位置關(guān)系僅是示例性的，實(shí)際中可能由于制造公差或技術(shù)限制而有所偏差，并且本領(lǐng)域技術(shù)人員根據(jù)實(shí)際所需可以另外設(shè)計(jì)具有不同形狀、大小、相對(duì)位置的區(qū)域/層。

在本公開(kāi)的上下文中，當(dāng)將一層/元件稱(chēng)作位于另一層/元件“上”時(shí)，該層/元件可以直接位于該另一層/元件上，或者它們之間可以存在居中層/元件。另外，如果在一種朝向中一層/元件位于另一層/元件“上”，那么當(dāng)調(diào)轉(zhuǎn)朝向時(shí)，該層/元件可以位于該另一層/元件“下”。

根據(jù)本公開(kāi)的實(shí)施例，可以在襯底上形成各自分別沿第一方向連續(xù)延伸的脊?fàn)钗镏?，代替將其?gòu)圖為不同的部分，可以在脊?fàn)钗镏现苯有纬筛髯苑謩e沿與第一方向交叉(例如，大致垂直)的第二方向連續(xù)延伸從而與脊?fàn)钗锵嘟坏臇啪€(xiàn)。之后，可以在各柵線(xiàn)的側(cè)壁上形成圍繞相應(yīng)柵線(xiàn)的側(cè)墻。這樣，側(cè)墻可以在柵線(xiàn)(沿第二方向)的長(zhǎng)度上連續(xù)延伸。

此外，由于為了形成連續(xù)延伸側(cè)墻而事實(shí)上采用的后柵工藝，可以在襯底上形成第一電介質(zhì)(例如，層間電介質(zhì)層(ILD))?？梢詫?duì)第一電介質(zhì)進(jìn)行平坦化處理，以露出柵線(xiàn)(例如，平坦化可以停止于柵線(xiàn))。

在形成連續(xù)延伸的側(cè)墻之后，可以進(jìn)行脊?fàn)钗锏姆蛛x以及柵線(xiàn)的分離。例如，可以去除柵線(xiàn)(因此，這種柵線(xiàn)可以稱(chēng)作“犧牲”柵線(xiàn))。由于犧牲柵線(xiàn)的去除，露出了下方的脊?fàn)钗?。根?jù)布局設(shè)計(jì)，可以在某些區(qū)域處分離脊?fàn)钗?。例如，可以?jīng)由側(cè)墻所圍繞的空間，對(duì)露出的一部分脊?fàn)钗镞M(jìn)行選擇性刻蝕，從而將相應(yīng)脊?fàn)钗锓蛛x為不同的部分(在電特性上分離，可能在物理上仍然部分地連續(xù))，這些部分隨后形成不同器件的鰭。這些部分或者說(shuō)鰭的端部可以自對(duì)準(zhǔn)于側(cè)墻的內(nèi)壁。隨后，可 以向側(cè)墻內(nèi)側(cè)的空間中填入第二電介質(zhì)，使得脊?fàn)钗锏牟煌糠种g可以彼此電隔離。

根據(jù)布局設(shè)計(jì)，在將要形成真正柵堆疊的位置處，可以去除側(cè)墻內(nèi)的第二電介質(zhì)，以露出下方的脊?fàn)钗锘蛘哒f(shuō)鰭。然后，可以在由于第二電介質(zhì)的去除而留下的空間中形成柵堆疊。于是，柵堆疊可以與下方的鰭相交，并因此構(gòu)成相應(yīng)的器件及FinFET。留于側(cè)墻內(nèi)的第二介質(zhì)可以形成偽柵。

這樣，在第二方向上對(duì)準(zhǔn)的柵堆疊(占據(jù)相同犧牲柵線(xiàn)的位置，且被相同的側(cè)墻所圍繞)側(cè)壁上的側(cè)墻可以一體連續(xù)延伸，即使這些柵堆疊彼此之間并不連續(xù)。這樣，就可以避免產(chǎn)生如圖1所示的穿過(guò)柵端部之間的短路107X。此外，如上所述，鰭的端部可以自對(duì)準(zhǔn)于相應(yīng)側(cè)墻的內(nèi)壁。于是，可以避免如圖1所示的由于鰭端部與柵邊緣之間的不對(duì)準(zhǔn)而造成的集成密度降低。

圖2是示出了根據(jù)本公開(kāi)實(shí)施例的半導(dǎo)體設(shè)置的頂視圖。該半導(dǎo)體設(shè)置例如是根據(jù)上述工藝制作的。

如圖2所示，根據(jù)該實(shí)施例的半導(dǎo)體設(shè)置可以包括在襯底上沿第一方向(例如，圖中水平方向)延伸的多個(gè)鰭201以及沿與第一方向相交(例如，垂直)的第二方向(例如，圖中豎直方向)延伸的多個(gè)柵堆疊203-1、203-1′和多個(gè)偽柵203-2。柵堆疊203-1、203-1′可以包括柵介質(zhì)層和柵電極層。另外，偽柵203-2可以包括電介質(zhì)(例如，上述第二電介質(zhì))。在柵堆疊和偽柵的側(cè)壁上，形成有側(cè)墻205。在實(shí)際中，側(cè)墻205可以是環(huán)形結(jié)構(gòu)。在圖2中，為了方便起見(jiàn)，并未示出側(cè)墻205的上、下端部(可以認(rèn)為它們處于圖中所示區(qū)域之外)。在相同側(cè)墻205的內(nèi)側(cè)，各柵堆疊和/或偽柵彼此沿著側(cè)墻的延伸方向(即，第二方向)彼此對(duì)準(zhǔn)(它們一起占據(jù)該側(cè)墻原本圍繞的犧牲柵線(xiàn)的位置)。

柵堆疊203-1、203-1′與鰭201相交，從而構(gòu)成相應(yīng)的器件即FinFET。在該示例中，由于如圖中箭頭所示，各鰭201的端部對(duì)準(zhǔn)于相應(yīng)側(cè)墻205的內(nèi)壁，從而偽柵203-2事實(shí)上不與鰭相交，且將其相對(duì)兩側(cè)(圖中左右兩側(cè))相對(duì)的鰭彼此電隔離。

根據(jù)布局設(shè)計(jì)，相對(duì)的柵堆疊203-1和203-1′之間可以設(shè)有隔離部 203-2′。隔離部203-2′可以與偽柵203-2包括相同的電介質(zhì)，例如是在上述工藝中由于在該隔離部的區(qū)域處保留第二電介質(zhì)而得到的。

另外，該半導(dǎo)體設(shè)置還包括按照自對(duì)準(zhǔn)方式形成的接觸部207。接觸部207可以在相鄰的側(cè)墻205之間延伸。由于側(cè)墻205連續(xù)延伸，同一側(cè)墻205相對(duì)兩側(cè)的接觸部207可以通過(guò)該連續(xù)延伸的側(cè)墻205而可靠地電隔離。

本公開(kāi)可以各種形式呈現(xiàn)，以下將描述其中一些示例。

圖3(a)-21(b)示出了根據(jù)本公開(kāi)實(shí)施例的制造半導(dǎo)體設(shè)置的流程的示意圖。

如圖3(a)、3(b)和3(c)(圖3(a)是俯視圖，圖3(b)是沿圖3(a)中AA′線(xiàn)的截面圖，圖3(c)是沿圖3(a)中BB′線(xiàn)的截面圖)所示，提供襯底1001。該襯底1001可以是各種形式的襯底，包括但不限于體半導(dǎo)體材料襯底如體Si襯底、絕緣體上半導(dǎo)體(SOI)襯底、化合物半導(dǎo)體襯底如SiGe襯底等。在以下的描述中，為方便說(shuō)明，以體Si襯底為例進(jìn)行描述。

在襯底1001中，例如通過(guò)離子注入，可以形成各種阱區(qū)，如圖中所示的p-阱和n-阱。在該示例中，可以在整個(gè)襯底區(qū)域上形成p-阱，并在一部分p-阱中嵌入n-阱。例如，可以在p-阱上形成n型器件，而可以在n-阱上形成p型器件。

另外，在襯底1001上，形成有沿第一方向(例如，圖3(a)和3(b)中的水平方向，圖3(c)中垂直于紙面的方向)延伸的脊?fàn)钗?001F。例如，可以通過(guò)對(duì)襯底1001進(jìn)行構(gòu)圖來(lái)在襯底1001中形成凹槽，相鄰凹槽之間的部分相對(duì)于凹槽突出而形成脊?fàn)钗铩．?dāng)然，也可以在襯底上外延生長(zhǎng)其他半導(dǎo)體層，并通過(guò)對(duì)該半導(dǎo)體層進(jìn)行構(gòu)圖來(lái)形成脊?fàn)钗?。脊?fàn)钗?001F可以平行延伸，并可以具有相同或者不同的間距和/或?qū)挾取?/p>

在襯底1001上可以形成隔離層1009，例如氧化物(如氧化硅)，以填充在凹槽中從而圍繞脊?fàn)钗?001F的底部。脊?fàn)钗?001F位于隔離層1009頂面上方的部分隨后可以形成器件的鰭，在此稱(chēng)作“鰭線(xiàn)”。在以下描述中，也以“1001F”來(lái)指示鰭線(xiàn)。當(dāng)然，在SOI襯底的情況下，SOI襯底中的埋入氧化物(BOX)層可以充當(dāng)隔離層。

在常規(guī)技術(shù)中，將鰭線(xiàn)分離為不同的部分以形成鰭布局，然后再形 成隔離層，以便限定有源區(qū)。在此，保留連續(xù)延伸的鰭線(xiàn)，直接形成隔離層。在后繼處理中，再對(duì)鰭線(xiàn)進(jìn)行分離，以形成最終的有源區(qū)布局。

為了抑制源漏之間經(jīng)由鰭下部的泄漏，可以在脊?fàn)钗镏婿捑€(xiàn)的下部形成穿通阻止層(PTSL)。例如，對(duì)于要在p-阱上形成的n型器件，可以形成片p型的PTSL(p-PTSL)；而對(duì)于要在n-阱上形成的p型器件，可以形成n型的PTSL(n-PTSL)。p-PTSL中的p型摻雜濃度可以高于p-阱中的p型摻雜濃度，n-PTSL中的n型摻雜濃度可以高于n-阱中的n型摻雜濃度。

存在多種方法來(lái)形成鰭線(xiàn)以及各種阱和PTSL配置，在此不詳細(xì)描述。

接下來(lái)，如圖4(a)、4(b)和4(c)(圖4(a)是俯視圖，圖4(b)是沿圖4(a)中AA′線(xiàn)的截面圖，圖4(c)是沿圖4(a)中BB′線(xiàn)的截面圖)所示，可以在襯底1001上(更具體地，在隔離層1009上)，形成沿與第一方向交叉(例如，大致垂直)的第二方向(例如，圖4(a)中的豎直方向，圖4(b)中垂直于紙面的方向，圖4(c)中的水平方向)延伸并因此與鰭線(xiàn)1001F相交的犧牲柵線(xiàn)1003。

為了在以下對(duì)犧牲柵線(xiàn)1003進(jìn)行刻蝕的過(guò)程中能夠更好地控制刻蝕過(guò)程，可以先形成刻蝕停止層1011。例如，可以通過(guò)淀積或者熱氧化，形成氧化物的刻蝕停止層1011，厚度為約1-5nm。在圖4(b)和4(c)中，示出了例如通過(guò)熱氧化而在鰭線(xiàn)1001F的表面上形成的刻蝕停止層1011；而在圖4(a)中，為方便起見(jiàn)，并未示出刻蝕停止層1011。

然后，可以在襯底1001上例如通過(guò)淀積形成犧牲柵線(xiàn)材料。犧牲柵線(xiàn)材料例如包括多晶硅或非晶硅，厚度可以為約150-300nm?？梢詫?duì)形成的犧牲柵線(xiàn)材料進(jìn)行平坦化處理如化學(xué)機(jī)械拋光(CMP)，以使其頂面平坦，且留于鰭線(xiàn)1001F頂面上方的厚度可以為約70-150nm。然后，可以通過(guò)例如光刻，將犧牲柵線(xiàn)材料構(gòu)圖為一系列犧牲柵線(xiàn)1003。例如，犧牲柵線(xiàn)1003可以平行延伸，并可以具有相同或者不同的間距和/或?qū)挾取?/p>

在該示例中，對(duì)于犧牲柵線(xiàn)材料的刻蝕如RIE(相對(duì)于氧化物的隔離層1009和/或刻蝕停止層1011的選擇性刻蝕)利用硬掩模層1013。硬 掩模層1013例如可以包括氮化物(例如，氮化硅)，厚度為約50-150nm。利用硬掩模來(lái)進(jìn)行刻蝕的過(guò)程在此不再贅述。

在犧牲柵線(xiàn)1003的側(cè)壁上，可以通過(guò)側(cè)墻(spacer)形成工藝，形成側(cè)墻1005。側(cè)墻1005例如可以包括氮化物，厚度為約3-10nm。如上所述，側(cè)墻1005圍繞各犧牲柵線(xiàn)1003，從而形成環(huán)狀。在圖4(a)的俯視圖中，并未示出側(cè)墻1005的上下端部。

接著，可以在各犧牲柵線(xiàn)1003及其相應(yīng)側(cè)墻1005之間的空隙處，填充第一電介質(zhì)例如氧化物，以便遮擋鰭線(xiàn)1001F被各犧牲柵線(xiàn)1003及其相應(yīng)側(cè)墻1005露出的部分。例如，可以在圖4(a)、4(b)和4(c)所示的結(jié)構(gòu)上淀積氧化物，并對(duì)其進(jìn)行平坦化處理如CMP。CMP可以停止于犧牲柵線(xiàn)1003，從而露出犧牲柵線(xiàn)1003。這樣，得到了圖5所示的結(jié)構(gòu)(圖5示出了AA′線(xiàn)截面處的情況)。如此填充的第一電介質(zhì)1015在后繼處理中還可以有助于保持應(yīng)力或者防止應(yīng)力釋放。

在形成連續(xù)的側(cè)墻1005之后，可以進(jìn)行有源區(qū)的限定，即按照布局設(shè)計(jì)，對(duì)鰭線(xiàn)1001F進(jìn)行分離。根據(jù)本公開(kāi)的實(shí)施例，在對(duì)鰭線(xiàn)1001F進(jìn)行分離時(shí)，可以利用側(cè)墻1005來(lái)限定分離鰭線(xiàn)1001F所得到的鰭的端部。

為此，如圖6(a)和6(b)(圖6(a)是俯視圖，圖6(b)是沿圖6(a)中AA′線(xiàn)的截面圖)所示，可以通過(guò)選擇性刻蝕(相對(duì)于氧化物的隔離層1009、刻蝕停止層1011和第一電介質(zhì)1015以及氮化物的側(cè)墻1005)如濕法腐蝕或氣相刻蝕，去除犧牲柵線(xiàn)1003，從而在側(cè)墻1005內(nèi)側(cè)形成溝槽T。在此，刻蝕優(yōu)選地是各向同性刻蝕，以便很好地露出側(cè)墻1005的內(nèi)壁。在溝槽T中，露出了鰭線(xiàn)1001F(當(dāng)前被刻蝕停止層1011覆蓋)。

對(duì)于露出的鰭線(xiàn)1001F，可以根據(jù)布局設(shè)計(jì)，分離其中的一部分，以形成分離的有源區(qū)或者鰭。例如，這可以通過(guò)光刻膠遮蔽不需要分離的鰭線(xiàn)并露出需要分離的鰭線(xiàn)，然后進(jìn)行選擇性刻蝕來(lái)進(jìn)行。

例如，如圖7(a)和7(b)(圖7(a)是俯視圖，圖7(b)是沿圖7(a)中AA′線(xiàn)的截面圖)所示，可以在圖6(a)和6(b)所示的結(jié)構(gòu)上形成光刻膠1017，并將其構(gòu)圖(例如，通過(guò)曝光和顯影)為露出從左向右數(shù)時(shí)第一和第三條犧牲柵線(xiàn)所對(duì)應(yīng)的溝槽T，遮蔽第二和第四條犧牲柵線(xiàn)所對(duì)應(yīng)的溝槽T。盡管在此示出了整個(gè)第一和第三條犧牲柵線(xiàn)所對(duì)應(yīng)的溝槽T均被露出且第二和第四條犧牲柵線(xiàn)所對(duì)應(yīng)的溝槽T均被遮蔽的情況，但是本公開(kāi)不限于此。例如，溝槽T的一部分可以遮蔽而另一部分可以露出。這里需要指出的是，需要露出的溝槽T或者其一部分是根據(jù)布局設(shè)計(jì)而定的。

然后，如圖8(圖8示出了AA′線(xiàn)截面處的情況)所示，可以經(jīng)由溝槽T，來(lái)分離鰭線(xiàn)1001F。例如，可以通過(guò)反應(yīng)離子刻蝕(RIE)，依次選擇性刻蝕刻蝕停止層1011和脊?fàn)钗?001F。對(duì)脊?fàn)钗?001F的刻蝕可以將鰭線(xiàn)(即，脊?fàn)钗锾幱诟綦x層1009頂面上方的部分)切斷。這樣，鰭線(xiàn)1001F被分離為不同的部分，這些部分隨后可以構(gòu)成器件的鰭。以下，仍然以“1001F”來(lái)指示鰭。優(yōu)選地，對(duì)脊?fàn)钗?001F的刻蝕可以穿過(guò)PTSL，并停止于n-阱或p-阱中。這有助于確保各分離的鰭之間的電隔離。之后，可以去除光刻膠1017。

由于在分離鰭線(xiàn)1001F時(shí)側(cè)墻1005類(lèi)似于掩模，因此，分離后鰭的端部自對(duì)準(zhǔn)于側(cè)墻1005的內(nèi)壁。這有助于節(jié)省襯底上的面積并因此降低制造成本。

接著，如圖9(a)和9(b)(圖9(a)是俯視圖，圖9(b)是沿圖9(a)中AA′線(xiàn)的截面圖)所示，可以向側(cè)墻1005內(nèi)側(cè)的空間中特別是分離的鰭1001F的相對(duì)端部之間填充第二電介質(zhì)1019。例如，可以在圖8所示的結(jié)構(gòu)上淀積氮氧化物(例如，氮氧化硅)，并對(duì)其進(jìn)行平坦化處理如CMP，CMP可以停止于第一電介質(zhì)1015。第二電介質(zhì)1019被側(cè)墻1005圍繞，構(gòu)成偽柵。

在此，通過(guò)向凹槽中填充第二電介質(zhì)來(lái)形成偽柵。在填充時(shí)，第二電介質(zhì)可能先淀積于凹槽的側(cè)壁和底壁上，從而形成U型結(jié)構(gòu)，該U型結(jié)構(gòu)的兩個(gè)相對(duì)內(nèi)側(cè)壁隨著淀積進(jìn)行而逐漸靠攏。由于溝槽的開(kāi)口很小，因此最終U型結(jié)構(gòu)的相對(duì)內(nèi)側(cè)壁可能并沒(méi)有完全彌合，而是存在一定的縫隙。也即，在最終的偽柵中，可能存在這種縫隙，從而偽柵仍然呈現(xiàn)U型結(jié)構(gòu)。這種結(jié)構(gòu)可以在透射電鏡(TEM)照片中看到。

由于電介質(zhì)的偽柵留于鰭的相對(duì)端部之間，可以在后繼的源/漏外延過(guò)程中降低應(yīng)力弛豫。另外，可以將帶應(yīng)力的電介質(zhì)材質(zhì)用于偽柵，以 便在鰭中產(chǎn)生應(yīng)力，從而增強(qiáng)器件性能。例如，對(duì)于p型器件，偽柵可以帶壓應(yīng)力；而對(duì)于n型器件，偽柵可以帶拉應(yīng)力。

之后，可以按照布局設(shè)計(jì)，在側(cè)墻1005內(nèi)側(cè)的空間中需要之處形成真正的柵堆疊。例如，這可以通過(guò)去除一部分第二電介質(zhì)1019，以露出下方的鰭1001F，并在由于第二電介質(zhì)1019的去除而留下的空間中形成柵堆疊來(lái)進(jìn)行。形成的柵堆疊與下方的鰭1001F相交，從而限定FinFET。

在該示例中，由于針對(duì)CMOS工藝，可以針對(duì)n型器件和p型器件分別形成不同的柵堆疊。為此，可以針對(duì)n型器件區(qū)域和p型器件區(qū)域分別進(jìn)行處理。在以下，將描述先對(duì)p型器件區(qū)域進(jìn)行處理然后再對(duì)n型器件進(jìn)行處理的示例。但是，本公開(kāi)不限于此，處理的順序可以交換。

例如，參見(jiàn)圖10(a)和10(b)(圖10(a)是俯視圖，圖10(b)是沿圖10(a)中AA′線(xiàn)的截面圖)，可以在圖9(a)和9(b)所示的結(jié)構(gòu)上形成光刻膠1021，并將其構(gòu)圖為遮蔽n型器件區(qū)域(例如，圖10(a)中左上部以及右下部)，而露出p型器件區(qū)域(例如，圖10(a)中左下部以及右上部)。

此時(shí)，例如可以通過(guò)對(duì)第二電介質(zhì)1019進(jìn)行選擇性刻蝕來(lái)去除側(cè)墻1005內(nèi)側(cè)的第二電介質(zhì)1019，并在由于第二電介質(zhì)1019的去除而在側(cè)墻1005內(nèi)側(cè)留下的空間中形成柵堆疊，來(lái)制作FinFET。

根據(jù)本公開(kāi)的實(shí)施例，在此還可以采用應(yīng)變?cè)绰┘夹g(shù)。

例如，可以圖10(a)和10(b)所示的光刻膠1021為掩模，對(duì)氧化物的第一電介質(zhì)1015以及刻蝕停止層1011進(jìn)行選擇性刻蝕如RIE，以便露出下方的鰭1001F。于是，p型器件區(qū)域中鰭1001F在相鄰側(cè)墻1005之間延伸的部分(對(duì)應(yīng)于源/漏區(qū))被露出。之后，可以去除光刻膠1021。

接著，如圖11(a)和11(b)(圖11(a)是俯視圖，圖11(b)是沿圖11(a)中AA′線(xiàn)的截面圖)所示，可以對(duì)鰭1001F進(jìn)行選擇性刻蝕如RIE，以至少去除其一部分從而使其下凹。例如，鰭1001F可以凹入至n-PTSL，即去除鰭1001F位于n-PTSL之上的部分。然后，可以以鰭1001F的剩余部分為種子，外延生長(zhǎng)用作源/漏區(qū)的另外半導(dǎo)體材料1023。例如，對(duì)于p型器件，源/漏區(qū)1023可以包括SiGe(Ge的原子百分比為約30-75％)，以便向用作溝道區(qū)的Si的鰭1001F施加壓應(yīng)力，從而改善器件性能。另外，在生長(zhǎng)半導(dǎo)體材料1023時(shí)，可以對(duì)其進(jìn)行原位摻雜，例如p型摻雜， 摻雜濃度為約1E19-1E21cm^-3。所生長(zhǎng)的半導(dǎo)體材料1023的頂面可以高于鰭1001F的頂面，以便更好地向鰭1001F施加應(yīng)力；另一方面，可以低于側(cè)墻1005或偽柵1019的頂面，以便隨后可以在此之上形成應(yīng)力保持層。

在生長(zhǎng)半導(dǎo)體材料1023時(shí)，由于在相對(duì)兩側(cè)(圖11(a)和11(b)中左右兩側(cè))以及底部均存在種子層，從而有助于高質(zhì)量的生長(zhǎng)。以這種方式進(jìn)行生長(zhǎng)，所生長(zhǎng)的半導(dǎo)體材料1023可以呈現(xiàn)如鰭1001F的脊?fàn)睢?/p>

另外，如圖11(b)所示，由于n型器件區(qū)域上存在的第一電介質(zhì)1015以及p型器件區(qū)域與n型器件區(qū)域之間的偽柵1019，可以防止所生長(zhǎng)的半導(dǎo)體材料1023中的應(yīng)力釋放到n型器件區(qū)域，并有助于改善p型器件的性能。

然后，如圖12(圖12示出了AA′線(xiàn)截面處的情況)所示，可以在圖11(a)和11(b)上例如通過(guò)淀積形成第三電介質(zhì)1025如氧化物，并對(duì)其進(jìn)行平坦化處理如CMP，CMP可以停止于側(cè)墻1005。這樣，所形成的第三電介質(zhì)1025填充了相鄰側(cè)墻之間的空間，并且有助于防止下方的半導(dǎo)體材料1023中的應(yīng)力釋放。

接下來(lái)，可以對(duì)n型器件區(qū)域進(jìn)行同樣地處理。

為此，如圖13(a)和13(b)(圖13(a)是俯視圖，圖13(b)是沿圖13(a)中AA′線(xiàn)的截面圖)所示，可以在圖12所示的結(jié)構(gòu)上形成光刻膠1027，并將其構(gòu)圖為遮蔽p型器件區(qū)域(例如，圖13(a)中左下部和右上部)，而露出n型器件區(qū)域(例如，圖13(a)中左上部以及右下部)。

此時(shí)，例如可以通過(guò)對(duì)第二電介質(zhì)1019進(jìn)行選擇性刻蝕來(lái)去除側(cè)墻1005內(nèi)側(cè)的第二電介質(zhì)1019，并在由于第二電介質(zhì)1019的去除而在側(cè)墻1005內(nèi)側(cè)留下的空間中形成柵堆疊，來(lái)制作FinFET。

當(dāng)然，也可以對(duì)n型器件區(qū)域應(yīng)用應(yīng)變?cè)绰┘夹g(shù)。

例如，可以圖13(a)和13(b)所示的光刻膠1027為掩模，對(duì)氧化物的第一電介質(zhì)1015以及刻蝕停止層1011進(jìn)行選擇性刻蝕如RIE，以便露出下方的鰭1001F。于是，n型器件區(qū)域中鰭1001F在相鄰側(cè)墻1005之間延伸的部分(對(duì)應(yīng)于源/漏區(qū))被露出。之后，可以去除光刻膠1027。

接著，如圖14(圖14示出了AA′線(xiàn)截面處的情況)所示，可以對(duì) 鰭1001F進(jìn)行選擇性刻蝕如RIE，以至少去除其一部分從而使其下凹。例如，鰭1001F可以凹入至p-PTSL，即去除鰭1001F位于p-PTSL之上的部分。在去除鰭1001F的該部分時(shí)，半導(dǎo)體層1023中的應(yīng)力可能釋放，但是第三電介質(zhì)1025以及p型器件區(qū)域與n型器件區(qū)域之間的偽柵1019有助于減小這種釋放。

然后，可以以鰭1001F的剩余部分為種子，外延生長(zhǎng)用作源/漏區(qū)的另外半導(dǎo)體材料1029。例如，對(duì)于n型器件，源/漏區(qū)1029可以包括Si：C(C的原子百分比為約0.1-3％)，以便向用作溝道區(qū)的Si的鰭1001F施加拉應(yīng)力，從而改善器件性能。另外，在生長(zhǎng)半導(dǎo)體材料1029時(shí)，可以對(duì)其進(jìn)行原位摻雜，例如n型摻雜，摻雜濃度為約1E19-1E21cm^-3。所生長(zhǎng)的半導(dǎo)體材料1029的頂面可以高于鰭1001F的頂面，以便更好地向鰭1001F施加應(yīng)力；另一方面，可以低于側(cè)墻1005或偽柵1019的頂面，以便隨后可以在此之上形成應(yīng)力保持層。

在生長(zhǎng)半導(dǎo)體材料1029時(shí)，由于在相對(duì)兩側(cè)(圖14中左右兩側(cè))以及底部均存在種子層，從而有助于高質(zhì)量的生長(zhǎng)。以這種方式進(jìn)行生長(zhǎng)，所生長(zhǎng)的半導(dǎo)體材料1029可以呈現(xiàn)如鰭1001F的脊?fàn)睢?/p>

另外，如圖14所示，由于在p型器件區(qū)域上存在的第三電介質(zhì)1025以及p型器件區(qū)域與n型器件區(qū)域之間的偽柵，可以防止所生長(zhǎng)的半導(dǎo)體材料1029中的應(yīng)力釋放到p型器件區(qū)域，并有助于改善p型器件的性能。

然后，如圖15(a)和15(b)(圖15(a)是俯視圖，圖15(b)是沿圖15(a)中AA′線(xiàn)的截面圖)所示，可以在圖14上例如通過(guò)淀積形成第四電介質(zhì)1031如氧化物(可以與第三電介質(zhì)1025相同)，并對(duì)其進(jìn)行平坦化處理如CMP，CMP可以停止于側(cè)墻1005。這樣，所形成的第四電介質(zhì)1031填充了相鄰側(cè)墻之間的空間，并且有助于防止下方的半導(dǎo)體材料1029中的應(yīng)力釋放。

可以看出，由于存在多種應(yīng)力保持機(jī)制，從而可以增加器件中的應(yīng)力。圖22示出了根據(jù)本公開(kāi)實(shí)施例的應(yīng)力保持機(jī)制所能實(shí)現(xiàn)的應(yīng)力增強(qiáng)。如圖22所示，采用這些應(yīng)力保持機(jī)制，對(duì)n型器件和p型器件，均可以實(shí)現(xiàn)溝道區(qū)的應(yīng)力增強(qiáng)。

如圖15(a)和15(b)所示，當(dāng)前的有源區(qū)已經(jīng)形成為這樣的形式：有源區(qū)總體上仍呈沿第一方向延伸的脊?fàn)钗铮摷範(fàn)钗镌趥螙?019和側(cè)墻1005正下方的部分是原本的鰭1001F，而在相鄰側(cè)墻1005之間延伸的部分是應(yīng)變?cè)?漏區(qū)1023、1029。應(yīng)變?cè)?漏區(qū)1023、1029可以比原本的鰭1001F要粗。在該示例中，偽柵1019可以將有源區(qū)的不同部分相隔離。

在形成應(yīng)變?cè)?漏之后，可以將偽柵1019中需要之處替換為真正的柵堆疊。為此，首先可以去除偽柵1019中需要替換的部分，并在其中代之以真正的柵堆疊。

例如，如圖16(a)、16(b)和16(c)(圖16(a)是俯視圖，圖16(b)是沿圖16(a)中AA′線(xiàn)的截面圖，圖16(c)是沿圖16(a)中BB′線(xiàn)的截面圖)所示，可以在圖15(a)和15(b)所示的結(jié)構(gòu)上形成光刻膠1033，并將該光刻膠1033構(gòu)圖為遮蔽需要保留的偽柵部分(圖中從左至右數(shù)第一和第三偽柵，以及第四偽柵的一部分)，并露出需要替換的偽柵部分(用于p型器件的部分，圖中從左至右數(shù)第二偽柵，以及第四偽柵的其余部分)。以光刻膠1033為掩模，對(duì)偽柵1019進(jìn)行選擇性刻蝕如RIE(相對(duì)于氧化物的電介質(zhì)1025/1031以及氮化物的側(cè)墻1005)?？涛g可以停止于刻蝕停止層1011。這樣，由于這些部分的偽柵被去除，從而在側(cè)墻1005內(nèi)側(cè)留下了空間(用于容納柵堆疊)，且在該空間內(nèi)露出了鰭1001F(鰭表面覆蓋有刻蝕停止層1011，該刻蝕停止層1011例如可以通過(guò)清洗或者選擇性刻蝕而被去除)。之后，可以去除光刻膠1033。

然后，如圖17(a)、17(b)和17(c)(圖17(a)是俯視圖，圖17(b)是沿圖17(a)中AA′線(xiàn)的截面圖，圖17(c)是沿圖17(a)中BB′線(xiàn)的截面圖)所示，可以在如上所述在側(cè)墻1005內(nèi)側(cè)留下的空間中形成柵堆疊。在此，可以對(duì)n型器件和p型器件分別形成不同的柵堆疊(在該示例中，對(duì)于n型器件和p型器件形成相同的柵介質(zhì)層，并形成不同的柵電極層；但是本公開(kāi)不限于此，例如也可以形成不同的柵介質(zhì)層)。

例如，可以首先在該空間中通過(guò)淀積如原子層淀積(ALD)形成柵介質(zhì)層1035。柵介質(zhì)層1035可以包括高K柵介質(zhì)如HfO₂，厚度為約1-3nm。在形成柵介質(zhì)層1035之前，可以在鰭1001F的表面上形成氧化 物的界面層(未示出)，厚度為約0.3-1.2nm。之后，可以通過(guò)淀積形成針對(duì)n型器件和p型器件之一(例如，p型器件)的柵電極層1037-1，例如金屬柵電極。另外，可以利用光刻膠(未示出)遮蔽p型器件區(qū)域，并露出n型器件區(qū)域?？梢酝ㄟ^(guò)選擇性刻蝕如RIE，去除n型器件區(qū)域中的柵電極層1037-1。之后，可以去除光刻膠。接著，可以通過(guò)淀積形成針對(duì)n型器件和p型器件另一種(例如，n型器件)的柵電極層1037-2，例如金屬柵電極?？梢詫?duì)所形成的柵電極層1037-1、1037-2和柵介質(zhì)層1035進(jìn)行平坦化處理如CMP，CMP可以停止于電介質(zhì)1025/1031。這樣，柵電極層1037-1、1037-2和柵介質(zhì)層1035留于側(cè)墻1005內(nèi)側(cè)，形成柵堆疊。

根據(jù)布局設(shè)計(jì)，p型器件的柵電極層1037-1和n型器件的柵電極層1037-2可以彼此電連接(例如，參見(jiàn)圖17(a)中左側(cè)的情況)，或者可以彼此隔離(例如，參見(jiàn)圖17(a)中右側(cè)的情況)。圖17(c)中更清楚地示出了p型器件的柵電極層1037-1和n型器件的柵電極層1037-2彼此隔離的情況。如圖17(c)所示，p型器件的柵電極層1037-1和n型器件的柵電極層1037-2可以通過(guò)殘留的偽柵部分而彼此電隔離。如圖16(a)中所示，p型器件的柵電極層1037-1和n型器件的柵電極層1037-2之間的間隙(或者說(shuō)，該殘留部分在第二方向上的寬度)是由光刻膠1033在該部分的線(xiàn)寬決定的。相比于柵電極層之間的間隙由線(xiàn)之間的間隔決定的常規(guī)技術(shù)，該間隙可以做得更窄(因?yàn)橐话愣栽诠饪碳夹g(shù)中線(xiàn)寬可以小于線(xiàn)間隔)。也即，柵電極的相對(duì)端部之間的距離可以更小，從而可以節(jié)省面積，并可以降低制造成本。

這樣，就得到了n型和p型的FinFET。如圖17(b)所示，在p型FinFET中，柵電極層1037-1可以介由柵介質(zhì)層1035控制鰭1001F中的溝道區(qū)，且源/漏區(qū)1023可以通過(guò)溝道區(qū)電連通。類(lèi)似地，在n型FinFET中，柵電極層1037-2可以介由柵介質(zhì)層1035控制鰭1001F中的溝道區(qū)，且源/漏區(qū)1029可以通過(guò)溝道區(qū)電連通。

接下來(lái)，可以進(jìn)行接觸部的制作。

為了保護(hù)柵堆疊，如圖18(圖18示出了AA′線(xiàn)截面處的情況)所示，可以使柵堆疊凹入，并在其頂部形成保護(hù)層1039。例如，保護(hù)層1039 可以包括氮化物。

根據(jù)本公開(kāi)的實(shí)施例，按照自對(duì)準(zhǔn)技術(shù)來(lái)形成接觸部。例如，如圖19(a)和19(b)(圖19(a)是俯視圖，圖19(b)是沿圖19(a)中AA′線(xiàn)的截面圖)所示，可以對(duì)電介質(zhì)1025/1031(在該示例中，氧化物)進(jìn)行選擇性刻蝕如濕法腐蝕和氣相刻蝕(相對(duì)于半導(dǎo)體材料1023/1029、氮氧化物的偽柵、氮化物的側(cè)墻1005和保護(hù)層1039)，以至少部分地露出下方的源/漏區(qū)1023、1029。這種刻蝕可以是各向同性刻蝕，且刻蝕的溝槽或孔洞可以至少部分地與部分側(cè)墻1005的外壁實(shí)質(zhì)上共形或?qū)嵸|(zhì)上對(duì)準(zhǔn)。在圖19(a)中示出了對(duì)電介質(zhì)1025/1031的刻蝕露出下方的隔離層1009，但是本公開(kāi)不限于此。例如，電介質(zhì)1025/1031還可以留有一部分，只要源/漏區(qū)1023、1029被露出。

于是，如圖19(a)和19(b)所示，在相鄰的側(cè)墻1005之間，留下了溝槽。這些溝道隨后可以容納導(dǎo)電材料以形成接觸部。由于源/漏區(qū)1023、1029位于這些溝槽內(nèi)，從而接觸部可以自對(duì)準(zhǔn)于源/漏區(qū)1023、1029。

然后，如圖20(a)和20(b)(圖20(a)是俯視圖，圖20(b)是沿圖20(a)中AA′線(xiàn)的截面圖)所示，可以在圖19(a)和19(b)所示的結(jié)構(gòu)上，例如通過(guò)淀積形成接觸材料1041，并可以對(duì)其進(jìn)行平坦化處理例如CMP，CMP可以停止于側(cè)墻1005或保護(hù)層1039。于是，接觸材料1041填充于各溝槽中。接觸材料1041可以包括導(dǎo)電材料，例如金屬如W。不同溝槽中的接觸材料1041由于它們之間的側(cè)墻1005而彼此隔離。

此外，在形成接觸材料1041之前，可以先形成一層阻擋層(未示出)，例如Ti或者Ti/TiN疊層。

之后，如圖21(a)和21(b)(圖21(a)是俯視圖，圖21(b)是沿圖21(a)中AA′線(xiàn)的截面圖)所示，可以根據(jù)布局設(shè)計(jì)，將接觸材料1041分離為不同的接觸部。例如，可以在圖20(a)和20(b)所示的結(jié)構(gòu)上形成光刻膠(未示出)，并將其構(gòu)圖為露出需要隔離之處，而遮蔽其余之處。然后，以光刻膠為掩模，對(duì)接觸材料1041進(jìn)行選擇性刻蝕如RIE，以切斷接觸材料1041。如圖21(b)所示，形成了自對(duì)準(zhǔn)于源/漏區(qū)1023、1029的接觸部1041。

本公開(kāi)的技術(shù)可以局部地或者全局地應(yīng)用于襯底上。

在以上的實(shí)施例中，在應(yīng)用應(yīng)變?cè)?漏技術(shù)時(shí)，針對(duì)p型器件區(qū)域和n型器件區(qū)域分別進(jìn)行處理。但是，本公開(kāi)不限于此。例如，可以在所有器件區(qū)域上將對(duì)應(yīng)于源/漏區(qū)的脊?fàn)钗锾鎿Q為針對(duì)一種類(lèi)型器件(例如，p型器件)的第一應(yīng)變?cè)?漏，然后再將另一種類(lèi)型器件(例如，n型器件)區(qū)域上的第一應(yīng)變?cè)?漏替換為針對(duì)該類(lèi)器件的第二應(yīng)變?cè)?漏。

如圖23(a)和23(b)(圖23(a)是俯視圖，圖23(b)是沿圖23(a)中AA′線(xiàn)的截面圖)所示，如在以上結(jié)合圖9(a)和9(b)所述形成偽柵1019之后，可以在整個(gè)襯底上對(duì)氧化物的第一電介質(zhì)1015以及刻蝕停止層1011進(jìn)行選擇性刻蝕如RIE，以便露出下方的鰭1001F。于是，p型器件區(qū)域和n型器件區(qū)域中鰭1001F在相鄰側(cè)墻1005之間延伸的部分(對(duì)應(yīng)于源/漏區(qū))被露出。該操作與以上結(jié)合圖10(a)和10(b)描述的操作類(lèi)似，但是并未形成光刻膠1021。

接著，如圖24(a)和24(b)(圖24(a)是俯視圖，圖24(b)是沿圖24(a)中AA′線(xiàn)的截面圖)所示，可以對(duì)鰭1001F進(jìn)行選擇性刻蝕如RIE，以至少去除其一部分從而使其下凹。然后，可以以鰭1001F的剩余部分為種子，外延生長(zhǎng)用作p型器件的源/漏區(qū)的另外半導(dǎo)體材料1023。對(duì)此，例如可以參見(jiàn)以上結(jié)合圖11(a)和11(b)的描述。

然后，如圖25(圖25示出了AA′線(xiàn)截面處的情況)所示，可以在圖24(a)和24(b)上例如通過(guò)淀積形成第三電介質(zhì)1025如氧化物，并對(duì)其進(jìn)行平坦化處理如CMP，CMP可以停止于側(cè)墻1005。

接下來(lái)，可以替換n型器件區(qū)域中的半導(dǎo)體材料1023。

為此，如圖26(a)和26(b)(圖26(a)是俯視圖，圖26(b)是沿圖26(a)中AA′線(xiàn)的截面圖)所示，可以在圖25所示的結(jié)構(gòu)上形成光刻膠1027，并將其構(gòu)圖為遮蔽p型器件區(qū)域(例如，圖26(a)中左下部和右上部)，而露出n型器件區(qū)域(例如，圖26(a)中左上部以及右下部)。以光刻膠1027為掩模，對(duì)氧化物的第三電介質(zhì)1025進(jìn)行選擇性刻蝕如RIE，以便露出下方的鰭1001F。于是，n型器件區(qū)域中鰭1001F在相鄰側(cè)墻1005之間延伸的部分(對(duì)應(yīng)于源/漏區(qū))被露出。之后，可以去除光刻膠1027。

接著，如圖27(圖27示出了AA′線(xiàn)截面處的情況)所示，可以對(duì)鰭1001F進(jìn)行選擇性刻蝕如RIE，以至少去除其一部分從而使其下凹。 然后，如圖28(圖28示出了AA′線(xiàn)截面處的情況)所示，可以以鰭1001F的剩余部分為種子，外延生長(zhǎng)用作n型器件的源/漏區(qū)的另外半導(dǎo)體材料1029。對(duì)此，例如可以參見(jiàn)以上結(jié)合圖14的描述。接下來(lái)，可以如以上實(shí)施例中一樣進(jìn)行。

根據(jù)本公開(kāi)實(shí)施例的半導(dǎo)體設(shè)置可以應(yīng)用于各種電子設(shè)備。例如，通過(guò)集成這樣的半導(dǎo)體設(shè)置以及其他器件(例如，其他形式的晶體管等)，可以形成集成電路(IC)，并由此構(gòu)建電子設(shè)備。因此，本公開(kāi)還提供了一種包括上述半導(dǎo)體設(shè)置的電子設(shè)備。電子設(shè)備還可以包括與集成電路配合的顯示屏幕以及與集成電路配合的無(wú)線(xiàn)收發(fā)器等部件。這種電子設(shè)備例如智能電話(huà)、計(jì)算機(jī)、平板電腦(PC)、可穿戴智能設(shè)備、移動(dòng)電源等。

在以上的描述中，對(duì)于各層的構(gòu)圖、刻蝕等技術(shù)細(xì)節(jié)并沒(méi)有做出詳細(xì)的說(shuō)明。但是本領(lǐng)域技術(shù)人員應(yīng)當(dāng)理解，可以通過(guò)各種技術(shù)手段，來(lái)形成所需形狀的層、區(qū)域等。另外，為了形成同一結(jié)構(gòu)，本領(lǐng)域技術(shù)人員還可以設(shè)計(jì)出與以上描述的方法并不完全相同的方法。另外，盡管在以上分別描述了各實(shí)施例，但是這并不意味著各個(gè)實(shí)施例中的措施不能有利地結(jié)合使用。

以上對(duì)本公開(kāi)的實(shí)施例進(jìn)行了描述。但是，這些實(shí)施例僅僅是為了說(shuō)明的目的，而并非為了限制本公開(kāi)的范圍。本公開(kāi)的范圍由所附權(quán)利要求及其等價(jià)物限定。不脫離本公開(kāi)的范圍，本領(lǐng)域技術(shù)人員可以做出多種替代和修改，這些替代和修改都應(yīng)落在本公開(kāi)的范圍之內(nèi)。