技術領域

本公開涉及一種半導體裝置。

背景技術：

電子產品越來越多地用來執(zhí)行高容量的數(shù)據處理而它們的體積正在逐漸減小。因此，用在這種電子產品中的半導體存儲器裝置可以具有增大的集成度。作為可能增大半導體存儲器裝置的集成的一種方法，已經提出了具有豎直晶體管結構而不是具有平面晶體管結構的存儲器裝置。

技術實現(xiàn)要素：

根據示例實施例，半導體裝置具有氣隙結構，通過氣隙結構可以減小在半導體裝置的操作期間在外圍電路區(qū)中產生的熱量傳遞到存儲單元區(qū)或者可以防止所述熱傳遞到存儲單元區(qū)。

根據發(fā)明構思的示例實施例，半導體裝置可以包括基底、多個存儲單元陣列和氣隙結構?；装▎卧獏^(qū)、外圍電路區(qū)和邊界區(qū)，邊界區(qū)在單元區(qū)與外圍電路區(qū)之間。多個存儲單元陣列在單元區(qū)上。氣隙結構包括形成在邊界區(qū)中的溝槽。氣隙結構限定氣隙。氣隙結構可以限制和/或防止熱從外圍電路區(qū)傳遞到單元區(qū)。

根據發(fā)明構思的示例實施例，半導體裝置可以包括基底、基底上的非易失性存儲裝置和邏輯元件以及氣隙結構。非易失性存儲裝置包括單元區(qū)上的多個存儲單元陣列以及外圍電路區(qū)上的核心邏輯電路。氣隙結構將氣隙限定在形成在基底中的在單元區(qū)與外圍電路區(qū)之間以及在單元區(qū)與邏輯元件之間的溝槽中。可以限制和/或防止來自外圍電路區(qū)和邏輯元件的熱傳遞到單元區(qū)。

根據發(fā)明構思的示例實施例，半導體裝置可以包括基底、核心邏輯電路和氣隙結構?；装▎卧獏^(qū)、外圍電路區(qū)和邊界區(qū)。邊界區(qū)在單元區(qū)外圍電路區(qū)之間。邊界區(qū)包括溝槽。核心邏輯電路在外圍電路區(qū)上。氣隙結構限定形成在邊界區(qū)中的溝槽中的氣隙。氣隙結構可以限制和/或防止熱從外圍電路區(qū)傳遞到單元區(qū)。

附圖說明

通過對如附圖中示出的發(fā)明構思的非限制性實施例的較具體的描述，發(fā)明構思的上述和其它特征將是明顯的，在附圖中，貫穿不同的視圖，同樣的附圖標記指示同樣的部分。附圖不必按比例，而是將重點放在示出發(fā)明構思的原理。在附圖中：

圖1是根據發(fā)明構思的示例實施例的半導體裝置的示意性框圖；

圖2是根據發(fā)明構思的示例實施例的半導體裝置的示意性布局圖；

圖3是根據發(fā)明構思的示例實施例的半導體裝置的存儲單元陣列的電路圖；

圖4是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖；

圖5是沿圖4的線V-V'截取的半導體裝置的示意性剖視圖；

圖6是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖；

圖7是根據發(fā)明構思的示例實施例的沿圖6的線VII-VII'截取的半導體裝置的示意性剖視圖；

圖8是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖；

圖9是根據發(fā)明構思的示例實施例的沿圖8的線IX-IX'截取的半導體裝置的示意性剖視圖；

圖10是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖；

圖11是根據發(fā)明構思的示例實施例的沿圖10的線XI-XI'截取的半導體裝置的示意性剖視圖；

圖12是根據發(fā)明構思的示例實施例的半導體裝置的示意性剖視圖；

圖13是示出根據發(fā)明構思的示例實施例的半導體裝置的存儲單元陣列的等效電路圖；

圖14是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖；

圖15是根據發(fā)明構思的示例實施例的沿圖14的線XV-XV'截取的半導體裝置的示意性剖視圖；

圖16和圖17是根據發(fā)明構思的示例實施例的半導體裝置的示意性布局圖。

具體實施方式

現(xiàn)在將參照附圖更充分地描述示例實施例，在附圖中示出了一些示例實施例。然而，示例實施例可以以許多不同的形式來實現(xiàn)，并且不應該被解釋為受限于這里闡述的實施例；相反，提供了這些示例實施例使得本公開將是徹底的且完整的，并將向本領域的普通技術人員充分地傳達發(fā)明構思的示例實施例的范圍。在附圖中，為了清晰起見夸大了層和區(qū)域的厚度。附圖中的同樣的附圖標記和/或附圖標號指示同樣的元件，因此可以不再重復對它們的描述。

貫穿本說明書，將理解的是，當諸如層、區(qū)域或晶片(基底)的元件被稱作“在”另一元件“上”、“連接到”或“結合到”另一元件時，該元件可以直接“在”所述另一元件“上”、直接“連接到”或“結合到”所述另一元件，或者可以存在介于它們之間的其它元件。相反，當元件被稱作“直接在”另一元件“上”、“直接連接到”或“直接結合到”另一元件時，不存在介于它們之間的元件或層。同樣的標號始終指示同樣的元件。如在這里使用的，術語“和/或”包括一個或多個相關所列項的任意組合和所有組合。

將明顯的是，盡管在這里可使用術語第一、第二、第三等來描述各種構件、組件、區(qū)域、層和/或部分，但是這些構件、組件、區(qū)域、層和/或部分不應受這些術語限制。這些術語僅用來將一個構件、組件、區(qū)域、層或部分與另一構件、組件、區(qū)域、層或部分區(qū)分開。因此，在不脫離示例實施例的教導的情況下，下面討論的第一構件、組件、區(qū)域、層或部分可以被命名為第二構件、組件、區(qū)域、層或部分。

出于易于描述的目的，在這里可使用諸如“在……上面”、“上”、“在……下面”、“下”等空間相對術語來描述如圖中所示的一個元件與其它元件的關系。將理解的是，空間相對術語意在包含裝置的除了在附圖中描述的方位之外的在使用或操作中的不同方位。例如，如果附圖中的裝置被翻轉，則描述為“在”其它元件“上面”或“上”的元件隨后將被定位為“在”其它元件或特征“下面”或“下”。因此，術語“在……上面”可根據附圖的具體方向而包括在……上面和在……下面兩種方位。所述裝置可被另外定位(旋轉90度或者在其它方位)，并可以相應地解釋這里使用的空間相對描述符。

這里使用的術語僅用于描述具體實施例而不意圖對發(fā)明構思進行限制。如這里使用的，除非上下文另外明確指出，否則單數(shù)形式“一個(種)”和“所述(該)”意圖也意圖包括復數(shù)形式。還將理解的是，當在該說明書中使用術語“包括”和/或“包含”時，說明存在所述特征、整體、步驟、操作、構件、元件和/或它們的組，但不排除存在或附加一個或多個其它特征、整體、步驟、操作、構件、元件和/或它們的組。

在下文中，將參照示出發(fā)明構思的實施例的示意圖來描述發(fā)明構思的示例實施例。在附圖中，預計會出現(xiàn)例如由制造技術和/或公差引起的示出的形狀的變化。因此，發(fā)明構思的示例實施例不應該被理解為受限于這里示出的區(qū)域的具體形狀，例如，包括由制造導致的形狀上的改變。下面的示例實施例也可以由它們中的一個或它們的組合構成。

下面描述的發(fā)明構思的示例實施例可以具有各種構造且不限于下面討論的示例。

圖1是根據發(fā)明構思的示例實施例的半導體裝置的示意性框圖。

參照圖1，根據發(fā)明構思的示例實施例的半導體裝置10可以包括存儲單元陣列20、行解碼器30和核心邏輯電路55。核心邏輯電路55可以包括讀/寫電路40和控制電路50。

存儲單元陣列20可以包括以多個行和多個列布置的多個存儲單元。存儲單元陣列20中包括的多個存儲單元可以通過字線WL、共源極線CSL、串選擇線SSL、地選擇線GSL等連接到行解碼器30，并且可以通過位線BL連接到讀/寫電路40。在發(fā)明構思的示例實施例中，線形地布置成單個行的多個存儲單元可以連接到單條字線WL，線形地布置成單個列的多個存儲單元可以連接到單條位線BL。

存儲單元陣列20中包括的多個存儲單元可以被劃分成多個存儲塊。各個存儲塊可以包括多條字線WL、多條串選擇線SSL、多條地選擇線GSL、多條位線BL和至少一條共源極線CSL。

行解碼器30可以接收外部提供的地址信息ADDR，并且可以對接收到的地址信息ADDR進行解碼以選擇連接到存儲單元陣列20的字線WL、共源極線CSL、串選擇線SSL和地選擇線GSL中的至少一部分。

讀/寫電路40可以響應于由控制電路50提供的指令來選擇連接到存儲單元陣列20的位線BL中的至少一部分。讀/寫電路40可以讀取存儲到與位線BL中的被選擇的至少一部分位線連接的存儲單元的數(shù)據或者可以將數(shù)據寫入連接到位線BL中的被選擇的至少一部分位線的存儲單元。讀/寫電路40可以包括諸如頁緩沖器、輸入/輸出緩沖器、數(shù)據鎖存器等的電路。

控制電路50可以響應于外部傳遞的控制信號CTRL來控制行解碼器30和讀/寫電路40的操作。在讀取存儲到存儲單元陣列20的數(shù)據的情況下，控制電路50可以控制行解碼器30的操作以將電壓供應到連接到存儲單元的字線WL，其中，為了讀取操作將要讀取的數(shù)據被存儲在所述存儲單元中。當用于讀取操作的電壓供應到特定字線WL時，控制電路50可以執(zhí)行控制使得讀/寫電路40可以讀取存儲到與具有接收到用于讀取操作的電壓的字線WL連接的存儲單元的數(shù)據。

以不同的方式，例如，當數(shù)據被寫入到存儲單元陣列20時，控制電路50可以控制行解碼器30的操作以將用于寫入操作的電壓供應到連接到存儲單元的字線WL，其中，數(shù)據將被寫入到所述存儲單元。當用于寫入操作的電壓供應到特定字線WL時，控制電路50可以控制讀/寫電路40以將數(shù)據寫入與已經供應有用于寫入操作的電壓的字線WL連接的存儲單元。

圖2是根據發(fā)明構思的示例實施例的半導體裝置的示意布局圖。

參照圖2，根據發(fā)明構思的示例實施例的半導體裝置10可以包括單元區(qū)C、外圍電路區(qū)P以及在單元區(qū)C和外圍電路區(qū)P之間的邊界區(qū)B。單元區(qū)C可以包括多個存儲單元陣列20，外圍電路區(qū)P可以包括行解碼器30、核心邏輯電路55和其它外圍電路60。

在單元區(qū)C中，存儲單元陣列20可以以行解碼器30為中心設置在行解碼器30的兩側上。

在外圍電路區(qū)P中，核心邏輯電路55可以設置成對應于各個存儲單元陣列20。另外，其它的外圍電路60可以設置在核心邏輯電路55的附近，并且可以包括高電壓產生電路等。以示例的方式提供了圖2中示出的在存儲單元陣列和外圍電路之間的這種設置關系。因此，根據示例實施例的半導體裝置的內部設置關系不限于此。

邊界區(qū)B可以包括氣隙結構45，氣隙結構45限制和/或防止熱從外圍電路區(qū)P傳遞到單元區(qū)C或減少傳遞的熱量。詳細地，氣隙結構45可以設置在存儲單元陣列20與核心邏輯電路55之間的邊界區(qū)B中。每個存儲單元陣列20可以設置有氣隙結構45。例如，多個氣隙結構45可以以一一對應的形式與多個存儲單元陣列20對應。每個氣隙結構45可以沿存儲單元陣列20的一條邊在一個方向(例如，X軸方向)上延伸，并且可以具有與存儲單元陣列20的一條邊的長度對應的長度。以不同于上述方式的方式，在所述一個方向(例如，X軸方向)上延伸的單個氣隙結構45可以連續(xù)地(不間斷地)設置成與存儲單元陣列20的整體對應，而不是各自設置成分別與各個存儲單元陣列20對應。

在半導體裝置10的操作期間，核心邏輯電路55和/或其它外圍電路60中會產生熱，產生的熱可以通過基底和/或層間絕緣層傳遞到存儲單元陣列20。詳細地，與遠離核心邏輯電路55的存儲單元相比，與核心邏輯電路55相鄰的存儲單元可以暴露于相對高的溫度。在這種情況下，在與核心邏輯電路55相對地相鄰的存儲單元中，存儲單元特性可能進一步劣化。因此，根據發(fā)明構思的示例實施例，氣隙結構45可以形成在存儲單元陣列20與核心邏輯電路55之間以阻擋或減少傳遞到存儲單元陣列20的熱，從而限制和/或防止存儲單元特性的劣化。下面將參照圖4至圖11較詳細地描述氣隙結構45的結構。

圖3是根據發(fā)明構思的示例實施例的半導體裝置的存儲單元陣列的等效電路圖。根據發(fā)明構思的示例實施例的半導體裝置可以是豎直NAND閃存裝置。

參照圖3，存儲單元陣列可以包括：多個存儲單元串S，包括彼此串聯(lián)連接的n個存儲單元MC1至MCn；以及地選擇晶體管GST和串選擇晶體管SST，分別連接到串聯(lián)的n個存儲單元MC1至MCn的兩端。

彼此串聯(lián)連接的n個存儲單元MC1至MCn可以分別連接到n條字線WL1至WLn以選擇n個存儲單元MC1至MCn。

地選擇晶體管GST的柵極端子可以連接到地選擇線GSL，它們的源極端子可以連接到共源極線CSL。以不同的方式，串選擇晶體管SST的柵極端子可以連接到串選擇線SSL，它們的源極端子可以連接到存儲單元MCn的漏極端子。盡管圖3示出了其中一個地選擇晶體管GST和一個串選擇晶體管SST分別連接到彼此串聯(lián)連接的n個存儲單元MC1至MCn的結構；但以不同于上述方式的方式，多個地選擇晶體管GST或多個串選擇晶體管SST可以連接于其。

串選擇晶體管SST的漏極端子可以連接到多條位線BL1至BLm。當通過串選擇線SSL將信號施加到串選擇晶體管SST的柵極端子時，通過位線BL1至BLm施加的信號可以傳遞到彼此串聯(lián)連接的n個存儲單元MC1至MCn，因此，可以執(zhí)行數(shù)據讀取操作或數(shù)據寫入操作。

圖4是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖。圖5是沿圖4的線V-V'截取的半導體裝置的示意性剖視圖。圖4和圖5中的單元區(qū)C示出了上面參照圖3描述的豎直NAND閃存裝置的存儲單元陣列的一部分。圖4示出在基底101(見圖5)上形成主要構造，其中，省略了構成元件的諸如層間絕緣層175、蝕刻停止層220等的部分。

參照圖4，在根據發(fā)明構思的示例實施例的半導體裝置中，基底101可以包括單元區(qū)C、外圍電路區(qū)P和設置在它們之間的邊界區(qū)B。單元區(qū)C可以包括多個柵電極層131至136(柵電極層130)、溝道焊盤170和導電層180。外圍電路區(qū)P可以包括限定有源區(qū)208的器件隔離層207以及與有源區(qū)208交叉的柵電極214。有源區(qū)208和柵電極214可以形成外圍晶體管。邊界區(qū)B可以包括氣隙結構45，氣隙結構45限制和/或防止熱從外圍電路區(qū)P傳遞到單元區(qū)C或減少傳遞的熱量。

多個絕緣層140(見圖5)可以設置在多個柵電極層130之間。多個柵電極層130和多個絕緣層140可以例如沿Y軸方向延伸。在多個柵電極層130和多個絕緣層140之中，相對靠近基底101的層可以在Y軸方向上進一步延伸以形成以臺階的形狀形成的多個臺階部分。

基底101可以具有在X軸方向和Y軸方向上延伸的上表面?；?01可以包括半導體材料，例如，IV族半導體材料、III-V族化合物半導體材料或II-VI族化合物半導體材料。例如，IV族半導體可以包括硅、鍺或硅-鍺?；?01可以設置為體晶片(bulk wafer)、外延層、絕緣體上硅(SOI)層或絕緣體上半導體(SeOI)等。

柵電極層130(例如，柵電極層131至136)可以包括多晶硅或金屬硅化物材料。金屬硅化物材料可以是選自例如鈷(Co)、鎳(Ni)、鉿(Hf)、鉑(Pt)、鎢(W)和鈦(Ti)之中的金屬的硅化物材料，或者可以是它們的組合。根據示例實施例，柵電極層130也可以包括例如鎢(W)的金屬。另外，雖然附圖中未示出，但是柵電極層130還可以包括擴散阻擋層，例如，擴散阻擋層可以包括氮化鎢(WN)、氮化鉭(TaN)、氮化鈦(TiN)或它們的組合。絕緣層140可以包括諸如氧化硅或氮化硅的絕緣材料。

溝道焊盤170可以設置在貫穿柵電極層131至136(柵電極130)的溝道區(qū)160(見圖5)上，溝道焊盤170可以在單一方向(例如，Y軸方向)上以Z字形設置。溝道焊盤170可以包括例如摻雜的多晶硅。溝道焊盤170可以用作圖3中示出的串選擇晶體管SST的漏區(qū)。

導電層180可以貫穿多個柵電極層130和多個絕緣層140以被連接到基底101。導電層180可以在Y軸方向上延伸同時具有線形形狀。導電層180可以在X軸方向上布置成在導電層之間具有期望的(和/或可選擇地預定的)距離并且不限于附圖中描繪的布置。導電層180可以形成圖3中示出的共源極線CSL。導電層180可以包括諸如鎢(W)、鋁(Al)和銅(Cu)等的金屬。還可以在導電層180與柵極絕緣層130之間設置絕緣層。導電層180可以通過絕緣層與柵電極層130電絕緣。

外圍電路區(qū)P可以包括限定有源區(qū)208的器件隔離層207以及與有源區(qū)208交叉的柵電極214。有源區(qū)208和柵電極214可以形成外圍晶體管。外圍晶體管可以構造圖1中示出的核心邏輯電路55等。盡管圖4示出兩個外圍晶體管，但是外圍電路區(qū)P中包括的外圍晶體管的數(shù)目和相對尺寸不限于此。

氣隙結構45可以包括溝槽205t、部分地填充溝槽205t的絕緣層205以及被絕緣層205圍繞的氣隙205a，其中，溝槽205t例如在X軸方向上延伸以在基底101中具有線形。當從上面看時氣隙結構45可以具有線形。例如，當從上面看時溝槽205t可以具有線形。氣隙205a可以在溝槽205t中連續(xù)地形成并且不斷開。根據示例實施例，氣隙結構45可以包括彼此分隔開同時在Y軸方向上具有線形的多個溝槽205t。絕緣層205可以在形成器件隔離層207的制造階段期間形成。根據示例實施例，絕緣層205可以在與形成器件隔離層207的制造階段不同的階段期間形成。

參照圖5，基底101可以包括單元區(qū)C、外圍電路區(qū)P以及設置在它們之間的邊界區(qū)B。

在單元區(qū)C中，可以包括沿Z軸方向堆疊在基底101的上表面上的多個柵電極層131至136(柵電極層130)以及與多個柵電極層130交替地設置的多個絕緣層141至147(絕緣層140)。多個柵電極層130和多個絕緣層140可以例如在Y軸方向上延伸。在單元區(qū)C中，溝道區(qū)160可以例如在Z軸方向上進一步設置同時延伸以貫穿多個柵電極層130和多個絕緣層140以便基本垂直于基底101的上表面。溝道區(qū)160可以形成在具有圓剖面的開口部分中。另外，嵌入的絕緣層165(例如，氧化硅)也可以形成在具有中空部分的溝道區(qū)160中。溝道焊盤170可以布置在溝道區(qū)160上，位線可以通過溝道焊盤170連接到溝道區(qū)160。溝道區(qū)160可以設置成例如在Y軸方向上具有Z字形。然而，溝道區(qū)160的設置可以根據示例實施例而不同地改變并且不限于所示出的。

柵極絕緣層150可以設置在溝道區(qū)160與柵電極層130之間。柵極絕緣層150可以包括阻擋層、電荷存儲層和隧道層。隧道層可以與溝道區(qū)160相鄰地設置，阻擋層可以與柵電極層130相鄰地設置。柵極絕緣層150可以延伸到基底101的上部。根據示例實施例，柵極絕緣層150可以設置成圍繞柵電極層130。根據示例實施例，柵極絕緣層150的電荷存儲層和隧道層可以從溝道區(qū)160向外設置同時延伸以平行于溝道區(qū)160，阻擋層可以設置成圍繞柵電極層130。阻擋層可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)或高K介電材料。高K介電材料可以是氧化鋁(Al₂O₃)、氧化鉭(Ta₂O₃)、氧化鈦(TiO₂)、氧化釔(Y₂O₃)、氧化鋯(ZrO₂)、氧化鋯硅(ZrSi_xO_y)、氧化鉿(HfO₂)、氧化鉿硅(HfSi_xO_y)、氧化鑭(La₂O₃)、氧化鑭鋁(LaAl_xO_y)、氧化鑭鉿(LaHf_xO_y)、氧化鉿鋁(HfAl_xO_y)和氧化鐠(Pr₂O₃)中的任意一種。以不同的方式，可選擇地，阻擋層可以包括具有不同介電常數(shù)的多個層。在這種情況下，因為具有相對低介電常數(shù)的層被設置成比具有相對高介電常數(shù)的層更鄰近溝道區(qū)160，所以可以通過調整包括勢壘高度的能帶來改善諸如擦除特性的存儲裝置特性。電荷存儲層可以是包括電荷俘獲層或導電納米顆粒的絕緣層。例如，電荷俘獲層可以包括氮化硅。隧道層可以由介電常數(shù)小于阻擋層的介電常數(shù)的材料形成。隧道層可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)、氧化鉿(HfO₂)、氧化鉿硅(HfSi_xO_y)、氧化鋁(Al₂O₃)和氧化鋯(ZrO₂)中的至少一種。

對于柵電極層130和絕緣層140，相對較靠近基底101的層可以在Y軸方向上進一步延伸以形成以臺階的形狀形成的多個臺階部分。多個柵電極層130和絕緣層140可以在Y軸方向上分別延伸不同的長度以形成多個臺階部分，以因此形成多個焊盤區(qū)。雖然圖5示出了絕緣層140在各個焊盤區(qū)域中在Z軸方向上被定位成比柵電極層130的位置高，但是以不同于上述方式的方式，柵電極層130可以被定位成比絕緣層140的位置高。

外圍電路區(qū)P可以包括限定有源區(qū)208的器件隔離層207以及設置在有源區(qū)208上的柵電極214。柵極絕緣層212可以置于有源區(qū)208與柵電極214之間。柵極間隔件216可以設置在柵電極214的兩個側壁上。注入有n型雜質或p型雜質的源區(qū)/漏區(qū)209可以形成在柵電極214的兩側處的有源區(qū)208中。

柵電極214可以包括多晶硅、諸如鎢、鉬等的金屬以及金屬硅化物中的至少一種。柵電極214也可以具有其中堆疊有多晶硅層和金屬硅化物層的結構。柵極絕緣層212可以包括氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)或高K介電材料。柵極間隔件216可以由氧化硅(SiO₂)、氮化硅(Si₃N₄)、氮氧化硅(SiON)或它們的組合形成。

覆蓋柵電極214、器件隔離層207、氣隙結構45等的蝕刻停止層220可以形成在外圍電路區(qū)P和邊界區(qū)B中。蝕刻停止層220可以由氮化硅(Si₃N₄)、氮氧化硅(SiON)或它們的組合形成。

氣隙結構45可以包括例如通過蝕刻基底101形成的溝槽205t、部分地填充溝槽205t的絕緣層205以及被絕緣層205圍繞的氣隙205a。溝槽205t的深度可以與位于外圍電路區(qū)P中的形成器件隔離層207的外圍溝槽的深度相同。在示例實施例中，溝槽205t的深度可以大于外圍溝槽的深度。溝槽205t的寬高比可以大于外圍溝槽的寬高比?？梢栽谛纬赏鈬鷾喜鄣闹圃祀A段期間形成溝槽205t。根據示例實施例，溝槽205t也可以在與形成外圍溝槽的制造階段不同的階段期間形成。

在示例實施例中，氣隙結構45可以包括彼此分隔開的多個溝槽205t。多個溝槽205t可以形成為具有相同的深度。多個溝槽205t也可以形成為具有不同的深度。

可以在形成器件隔離層207的制造階段期間形成絕緣層205。在示例實施例中，絕緣層205也可以在與形成器件隔離層207的制造階段不同的階段期間形成。絕緣層205的上表面示出為與基底101的上表面共面，但是不限于此。絕緣層205可以以其上表面被定位成比基底101的上表面高的方式來形成。

層間絕緣層175可以設置成覆蓋基底101上的單元區(qū)C、邊界區(qū)B和外圍電路區(qū)P中的全部。在單元區(qū)C中，層間絕緣層175可以覆蓋多個柵電極層130和絕緣層140。在邊界區(qū)B和外圍電路區(qū)P中，層間絕緣層175可以覆蓋蝕刻停止層220。根據示例實施例，層間絕緣層175可以設置在先前形成在邊界區(qū)B和外圍電路區(qū)P中的另一個層間絕緣層上。

圖6是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖。圖7是根據發(fā)明構思的示例實施例的沿圖6的線VII-VII'截取的半導體裝置的示意性剖視圖。在圖6和圖7中示出的半導體裝置中，除了形成在邊界區(qū)B中的氣隙結構45a之外的構成元件與上面參照圖4和圖5描述的構成元件相同，因此將省略對它們的描述。

參照圖6和圖7，氣隙結構45a可以包括例如在基底101中沿X軸方向延伸的溝槽205ta、部分地填充溝槽205ta的絕緣層205以及被絕緣層205圍繞的氣隙205aa。氣隙結構45a可以具有延伸同時彎折以具有當從上面看時的三角形的鋸齒形狀的Z字形。例如，溝槽205ta可以以下面的方式以Z字形方式形成，即，溝槽205ta延伸同時彎折以具有當從上面看時的鋸齒形狀。氣隙205aa可以在溝槽205ta內連續(xù)地形成而不斷開。溝槽205ta的深度可以與位于外圍電路區(qū)P中的用于形成器件隔離層207的外圍溝槽的深度相同。在示例實施例中，溝槽205ta的深度可以大于用于形成器件隔離層207的外圍溝槽的深度。溝槽205ta的寬高比可以大于用于形成器件隔離層207的外圍溝槽的寬高比。

圖8是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖。圖9是根據發(fā)明構思的示例實施例的沿圖8的線IX-IX'截取的半導體裝置的示意性剖視圖。在圖8和圖9中示出的半導體裝置中，除了形成在邊界區(qū)B中的氣隙結構45b之外的構成元件與上面參照圖4和圖5描述的構成元件相同，因此將省略對它們的描述。

參照圖8和圖9，氣隙結構45b可以包括例如在基底101中沿X軸方向延伸的溝槽205tb、部分地填充溝槽205tb的絕緣層205以及被絕緣層205圍繞的氣隙205ab。氣隙結構45b可以具有彎曲形(或Z字形)，所述彎曲形延伸同時彎折以具有當從上面看時的四邊形的鋸齒形狀，例如，延伸同時在X軸方向、Y軸方向、X軸方向、Y軸方向上經期望的(和/或可選擇地預定的)長度交替地彎曲。例如，溝槽205tb可以以下面的方式以彎曲形(或以Z字形)形成，即，溝槽205tb延伸同時彎折以具有當從上面看時的四邊形的鋸齒形狀。氣隙205ab可以在溝槽205tb中連續(xù)地形成而不斷開。溝槽205tb的深度可以與位于外圍電路區(qū)P中用于形成器件隔離層207的外圍溝槽的深度相同。在示例實施例中，溝槽205tb的深度可以大于用于形成器件隔離層207的外圍溝槽的深度。溝槽205tb的寬高比可以大于用于形成器件隔離層207的外圍溝槽的寬高比。

圖10是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖。圖11是根據發(fā)明構思的示例實施例的沿圖10的線XI-XI'截取的半導體裝置的示意性剖視圖。在圖10和圖11中示出的半導體裝置中，除了位于邊界區(qū)B中的氣隙結構45c之外的構成元件與上面參照圖4和圖5描述的構成元件相同，因此，將省略對它們的描述。

參照圖10和圖11，氣隙結構45c可以包括例如在基底101中沿X軸方向延伸的溝槽205tc、部分地填充溝槽205tc的絕緣層205以及被絕緣層205圍繞的氣隙205ac。氣隙結構45c可以具有當從上面看時的階梯形。例如，當從上面看時，溝槽205tc可以具有階梯形，其中，縱向溝槽彼此分隔開以彼此平行同時在X軸方向上延伸，橫向溝槽在Y軸方向上延伸以使縱向溝槽彼此連接并且設置為其間具有期望的(和/或可選擇地預定的)距離。氣隙205ac可以在溝槽205tc中連續(xù)地形成而不斷開。溝槽205tc的深度可以與位于外圍電路區(qū)P中用于形成器件隔離層207的外圍溝槽的深度相同。在示例實施例中，溝槽205tc的深度可以大于用于形成器件隔離層207的外圍溝槽的深度。溝槽205tc的寬高比可以大于用于形成器件隔離層207的外圍溝槽的寬高比。

圖12是根據發(fā)明構思的示例實施例的半導體裝置的示意性剖視圖。在圖12中，上面參照圖3描述的豎直NAND閃存裝置的存儲單元陣列的一部分被示出為位于單元區(qū)C中。在圖12中示出的半導體裝置中，除了形成在邊界區(qū)B中的上氣隙結構45u之外的構成元件與上面參照圖4和圖5描述的構成元件相同，因此，將省略對它們的描述。

參照圖12，上氣隙結構45u可以形成在氣隙結構45上。氣隙結構45和上氣隙結構45u可以通過蝕刻停止層220彼此分離。上氣隙結構45u可以包括貫穿層間絕緣層175的開口部分190t、部分地填充開口部分190t的上絕緣層190以及被上絕緣層190圍繞的氣隙190a。當從上面看時，開口部分190t可以以與圖4的溝槽205t在X軸方向上延伸的方式相似的方式在X軸方向上延伸。開口部分190t的寬度可以不同于溝槽205t的寬度。開口部分190t可以具有其中它的寬度朝向基底101逐漸減小的形式。在圖12中，溝道塞177可以穿過上絕緣層190延伸以連接到溝道焊盤170。溝道塞177可以由導電材料(例如，金屬或金屬合金)形成。

圖13是示出根據發(fā)明構思的示例實施例的半導體裝置的存儲單元陣列的等效電路圖。根據發(fā)明構思的示例實施例的半導體裝置可以是平面NAND閃存裝置。

存儲單元陣列可以由多個存儲單元塊來構造。圖13可以是示出一個單元塊的圖。參照圖13，單元塊可以由多個頁來構造。每頁可以由連接到一條字線WL的多個存儲單元MC1至MCn來構造。以不同的方式，單元塊可以由多個單元串來構造。每個單元串可以包括連接到串選擇線SSL的串選擇晶體管SST、連接到多條字線WL1至WLn的多個存儲單元MC1至MCn以及連接到地選擇線GSL的地選擇晶體管GST。串選擇晶體管SST可以連接到位線BL，地選擇晶體管GST可以連接到共源極線CSL。多個存儲單元MC1至MCn可以在一條位線BL與共源極線CSL之間彼此串聯(lián)連接。

圖14是示出根據發(fā)明構思的示例實施例的半導體裝置的一部分的示意性平面圖。圖15是根據發(fā)明構思的示例實施例的沿圖14的線XV-XV'截取的半導體裝置的示意性剖視圖。在圖14和圖15中示出的單元區(qū)C中，可以定位上面參照圖13描述的平面NAND閃存裝置的存儲單元陣列的一部分。圖14示出了在基底101上形成主要構造，其中，省略了構成元件的諸如層間絕緣層175、蝕刻停止層220等的部分。

參照圖14，在根據發(fā)明構思的示例實施例的半導體裝置中，基底301可以包括單元區(qū)C、外圍電路區(qū)P和設置在它們之間的邊界區(qū)B。單元區(qū)C可以包括在X軸方向上彼此分隔開且在Y軸方向上延伸的多個有源區(qū)ACT1至ACTm以及限定有源區(qū)ACT1至ACTm的器件隔離層307。單元區(qū)C可以包括由第二導電層318構造的串選擇線SSL、多條字線WL1至WLn以及地選擇線GSL。串選擇線SSL、多條字線WL1至WLn以及地選擇線GSL可以設置成與有源區(qū)ACT1至ACTm交叉。

外圍電路區(qū)P可以包括限定有源區(qū)208的器件隔離層207以及與有源區(qū)208交叉的柵電極214。有源區(qū)208和柵電極214可以形成外圍晶體管。上面參照圖4對外圍電路區(qū)P的描述可以同樣適用于該示例實施例。

設置在邊界區(qū)B中的氣隙結構45可以包括例如在基底101中以線形延伸的溝槽205t、部分地填充溝槽205t的絕緣層205以及被絕緣層205圍繞的氣隙205a。上面參照圖4對氣隙結構45的描述也可以同樣適應于該示例實施例。

參照圖15，多個單元串可以重復地設置在單元區(qū)C中，示出了作為多個單元串中的一部分的一個單元串的結構。一個單元串可以包括連接到位線BL的串選擇晶體管SST(見圖13)、連接到共源極線CSL的地選擇晶體管GST(見圖13)以及設置在串選擇晶體管SST與地選擇晶體管GST之間的多個存儲單元MC1至MCn。每個存儲單元MC可以包括基底上的絕緣層312、第一導電層314、阻擋絕緣層316和第二導電層318。第一導電層314可以通過阻擋絕緣層316與第二導電層318電絕緣，并且可以是通過絕緣層312與基底301絕緣的浮置柵極。第二導電層318可以是控制柵極。串選擇晶體管SST和地選擇晶體管GST可以包括形成在基底上的絕緣層312、第一導電層314、阻擋絕緣層316和第二導電層318，第一導電層314和第二導電層318可以通過去除阻擋絕緣層316的一部分來彼此電連接。摻雜有n型雜質的雜質區(qū)309可以被包括在存儲單元MC之間的基底中、在與串選擇晶體管SST相鄰的存儲單元MCn之間的基底中以及在與地選擇晶體管GST相鄰的存儲單元MC1之間的基底中。

設置在邊界區(qū)B中的氣隙結構45可以包括例如通過蝕刻基底101形成的溝槽205t、部分地填充溝槽205t的絕緣層205以及被絕緣層205圍繞的氣隙205a。上面參照圖5對氣隙結構45的描述可以同樣適應于該示例實施例。

在示例實施例的情況下，上面參照圖5描述的外圍電路區(qū)P的內容也可以同樣應用于此。

圖16和圖17是根據發(fā)明構思的示例實施例的半導體裝置的示意性布局圖。圖16和圖17中示出的半導體裝置100和100A可以是其中存儲裝置和各種類型的邏輯裝置分別被包括在單個芯片中的片上系統(tǒng)(SoC)裝置。

參照圖16，半導體裝置100可以包括形成在單個基底上的存儲元件和邏輯元件，存儲元件是例如非易失性存儲裝置10'、隨機存取存儲器(RAM)、只讀存儲器(ROM)等，邏輯元件是例如中央處理單元(CPU)、圖形處理單元(GPU)、圖像信號處理器(ISP)、數(shù)字信號處理器(DSP)等。半導體裝置100可以包括各種控制器或接口。通過示例的方式示出圖16中示出的在多個裝置之間的布局關系，因此，所述布局關系不限于此。半導體裝置100可以根據應用領域而包括各種元件。

非易失性存儲裝置10'可以具有與圖2中示出的半導體裝置10的結構相似的結構。非易失性存儲裝置10'可以包括單元區(qū)和外圍電路區(qū)。單元區(qū)可以包括多個存儲單元陣列20。外圍電路區(qū)可以包括行解碼器30、核心邏輯電路55和其它外圍電路60。非易失性存儲裝置10'可以包括以行解碼器30為中心設置在行解碼器30的兩側上的存儲單元陣列20以及設置為分別與存儲單元陣列20的位置對應的核心邏輯電路55。另外，非易失性存儲裝置10'可以包括其它外圍電路60，其它外圍電路60包括在核心邏輯電路55的附近的高電壓產生電路等。

在半導體裝置100操作時，熱可以產生在設置在非易失性存儲裝置10'的附近中的例如CPU、GPU等的多個邏輯元件中。另外，熱也可以產生在非易失性存儲裝置10'等的核心邏輯電路55中。產生的熱可以傳遞到非易失性存儲裝置10'的存儲單元陣列20，從而使單元特性劣化。

為了阻擋或減小從外圍電路區(qū)傳遞到單元區(qū)的熱，非易失性存儲裝置10'可以包括在存儲單元陣列20與核心邏輯電路55之間以及在存儲單元陣列20與邏輯元件之間的氣隙結構45'。非易失性存儲裝置10'可以包括以四邊形環(huán)形圍繞單元區(qū)的一個氣隙結構45'。

通過經氣隙結構45'阻擋或減小從核心邏輯電路55和邏輯元件傳遞到存儲單元陣列20的熱，可以限制和/或防止存儲單元特性被劣化。關于氣隙結構45'的結構，上面參照圖4至圖12描述的結構可以同樣適用于此。

參照圖17，半導體裝置100A可以包括形成在單個基底上的存儲元件和邏輯元件，存儲元件是例如非易失性存儲裝置10″、隨機存取存儲器(RAM)、只讀存儲器(ROM)等，邏輯元件是例如中央處理單元(CPU)、圖形處理單元(GPU)、圖像信號處理器(ISP)、數(shù)字信號處理器(DSP)等。另外，半導體裝置100A可以包括各種控制器或接口。通過示例的方式提供了圖17中示出的在多個裝置之間的布局關系，因此，所述布局關系不限于此。半導體裝置100A可以根據應用領域而包括各種元件。

非易失性存儲裝置10″可以具有與圖16中示出的非易失性存儲裝置10'的結構相似的結構。非易失性存儲裝置10″可以包括以與圖16中示出的氣隙結構45'的形式不同的形式來設置的氣隙結構45″。單元區(qū)可以包括多個存儲單元陣列20。在示例實施例中，非易失性存儲裝置10″可以包括在存儲單元陣列20與核心邏輯電路55之間并且在存儲單元陣列20與邏輯元件之間的氣隙結構45″。非易失性存儲裝置10″可以包括以四邊形環(huán)形分別圍繞存儲單元陣列20的多個氣隙結構45″。通過經氣隙結構45″阻擋或減小從核心邏輯電路55和邏輯元件傳遞到存儲單元陣列20的熱，可以限制和/或防止存儲單元特性劣化。關于氣隙結構45″的結構，上面參照圖4至圖12描述的結構可以同樣適用于此。

如上面所闡述的，根據發(fā)明構思的示例實施例，氣隙結構可以位于半導體裝置的單元陣列區(qū)與外圍電路區(qū)之間，從而限制和/或防止熱從外圍電路區(qū)傳遞到單元陣列區(qū)，并因此限制和/或防止存儲單元特性劣化。

應該理解的是，這里描述的示例實施例應該僅以描述性的意義被考慮，而不是出于限制性的目的。對根據示例實施例的每個裝置或每種方法內的特征或方面的描述應該通常被認為適用于根據示例實施例的其它裝置或方法中的其它相似特征或方面。盡管已經具體地示出并描述了一些示例實施例，但是本領域普通技術人員將理解的是，在不脫離權利要求的精神和范圍的情況下，這里可以做出形式和細節(jié)上的改變。