本發(fā)明涉及一種電路，是一種基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)電路的設(shè)計(jì)?？梢詰?yīng)用于超大規(guī)模CMOS集成電路、科學(xué)研究以及產(chǎn)品的開(kāi)發(fā)領(lǐng)域。

背景技術(shù)：

靜電放電(ESD)給電子器件會(huì)帶來(lái)破壞性的后果，它是造成集成電路失效的主要原因之一。隨著集成電路工藝不斷發(fā)展，CMOS電路的特征尺寸不斷縮小，管子的柵氧厚度越來(lái)越薄，芯片的面積規(guī)模越來(lái)越大，MOS管能承受的電流和電壓也越來(lái)越小，而外圍的使用環(huán)境并未改變，因此要進(jìn)一步優(yōu)化電路的抗ESD性能，如何使全芯片有效面積盡可能小、ESD性能可靠性滿(mǎn)足要求且不需要增加額外的工藝步驟成為IC設(shè)計(jì)者的主要考慮的問(wèn)題。

在IC內(nèi)部電路減小的情況下，ESD保護(hù)電路自身的面積需要減小，以降低芯片總體的成本。LVTSCR(低壓觸發(fā)可控硅)由于它的低保持電壓特性，相對(duì)于其他ESD保護(hù)器件，具有更高的單位面積保護(hù)性能。本設(shè)計(jì)中的IO輸入靜電保護(hù)電路的性能主要體現(xiàn)在(1)不存在熱擊穿的危險(xiǎn)；(2)由于它本身的電學(xué)特性，其單位面積通過(guò)的電流高于其它器件，因此占用的面積更小；(3)具有較小的寄生電容。

技術(shù)實(shí)現(xiàn)要素：

本發(fā)明的主要目的是面積有限的情況下提高輸入電路的抗靜電保護(hù)能力，提出了一種基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)電路的設(shè)計(jì)，可以快速地泄放加到PAD上的ESD電流，把PAD的電壓鉗位在一個(gè)較低的水平，從而起到保護(hù)內(nèi)部電路的作用；同時(shí)輸入電路的靜電保護(hù)在實(shí)際應(yīng)用中輸入電壓高于電源電壓的情況也可以正常起作用。

本發(fā)明為實(shí)現(xiàn)上述目的所采用的技術(shù)方案是：基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)電路，包括主靜電保護(hù)電路、電阻和次靜電保護(hù)電路；所述主靜電保護(hù)電路輸出端接地，輸入端用于連接PAD，還通過(guò)電阻與次靜電保護(hù)電路連接，次靜電保護(hù)電路輸出端用于連接內(nèi)核電路。

所述主靜電保護(hù)電路為L(zhǎng)VTSCR；

所述次靜電保護(hù)電路包括多個(gè)NMOS管；第一NMOS管的G極、S極與電源連接，D極與第二NMOS管的S極連接；第二NMOS管的G極、D極與第三NMOS管的S極連接，還與電阻、內(nèi)核電路連接；第三NMOS管的G極、D極接地。

所述電阻阻值大于500歐且小于1000歐。

基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)方法，包括以下步驟：

當(dāng)PAD的輸入電壓低于16V，主靜電保護(hù)電路不開(kāi)啟，由次靜電保護(hù)電路進(jìn)行靜電保護(hù)；

當(dāng)PAD的輸入電壓在16V以上時(shí)，主靜電保護(hù)電路開(kāi)啟，通過(guò)電流泄放靜電荷，次靜電保護(hù)電路不工作。

所述次靜電保護(hù)電路進(jìn)行靜電保護(hù)具體為：

當(dāng)在PAD上施加正的ESD脈沖時(shí)，第三NMOS管被觸發(fā)，內(nèi)部的寄生雙極結(jié)構(gòu)開(kāi)啟，對(duì)ESD電流進(jìn)行旁路；

在PAD上施加負(fù)的ESD脈沖時(shí)，第一NMOS管、第二NMOS管被觸發(fā)，旁路ESD電流。

本發(fā)明具有以下有益效果及優(yōu)點(diǎn)：

1.本發(fā)明占用盡量少的面積，能夠快速地泄放加到PAD上的ESD電流，把PAD的電壓鉗位在一個(gè)較低的水平，從而起到保護(hù)內(nèi)部電路的作用；同時(shí)輸入電路的靜電保護(hù)在實(shí)際應(yīng)用中輸入電壓高于電源電壓的情況也可以正常起作用。

2.主級(jí)靜電保護(hù)電路LVTSCR占用芯片面積小，保持電壓低，單位面積的電流泄放能力高，同時(shí)只有很小的寄生電容。

附圖說(shuō)明

圖1是本發(fā)明的基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)電路的電路圖。

圖2是本發(fā)明的LVTSCR版圖設(shè)計(jì)圖。

圖3是本發(fā)明的LVTSCR剖面示意圖。

圖4是本發(fā)明的LVTSCR結(jié)構(gòu)的I-V特性。

圖5是本發(fā)明的次靜電保護(hù)電路的版圖設(shè)計(jì)圖。

具體實(shí)施方式

下面結(jié)合附圖及實(shí)施例對(duì)本發(fā)明做進(jìn)一步的詳細(xì)說(shuō)明。

一種基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)電路的設(shè)計(jì)，這種電路由三部分模塊組成，主要包括：(1)、主靜電保護(hù)電路LVTSCR(2)、次靜電保護(hù)電路(3)、大電阻。該電路實(shí)現(xiàn)功能的最終目的在于，輸入保護(hù)電路占用盡量少的面積，能夠快速地泄放加到PAD上的ESD電流，把PAD的電壓鉗位在一個(gè)較低的水平，從而起到保護(hù)內(nèi)部電路的作用。

主級(jí)靜電保護(hù)電路LVTSCR占用芯片面積小，保持電壓低，單位面積的電流泄放能力高，同時(shí)只有很小的寄生電容。

當(dāng)在pad上施加正的ESD脈沖時(shí)，最下面的nmos被觸發(fā)，內(nèi)部的寄生雙極結(jié)構(gòu)開(kāi)啟，對(duì)ESD電流進(jìn)行旁路；在pad上施加負(fù)的ESD脈沖時(shí)，上面的兩個(gè)管子旁路ESD電流。其中中間的nmos管起到隔斷直流通路的作用。

中間串聯(lián)的大電阻用來(lái)提高LVTSCR端的電壓，使其快速導(dǎo)通，同時(shí)起到限流的作用。

當(dāng)PAD的輸入電壓高于電源電壓時(shí)，輸入靜電保護(hù)電路仍然能夠正常工作。

在外加電壓不是很大的情況下(如低于16V)，主電路部分LVTSCR不會(huì)開(kāi)啟，由次電路部分來(lái)承擔(dān)保護(hù)任務(wù)。當(dāng)外加電壓較大(如高于16V)時(shí)，主電路開(kāi)啟，通過(guò)大電流泄放靜電荷。在主次電路之間應(yīng)放置較大的電阻，目的是為了在LVTSCR開(kāi)啟之前限制流過(guò)次電路部分的電流，以免發(fā)生熱擊穿。同時(shí)，使降落在LVTSCR上的壓降很快提高，使主電路盡快開(kāi)啟。另外，由于實(shí)際應(yīng)用中，輸入PAD的電壓可能會(huì)高于電源電壓，為了防止PMOS導(dǎo)通漏電，次電路部分只采用了NMOS管來(lái)完成它的靜電保護(hù)電路。

如圖1所示為本發(fā)明的基于大規(guī)模CMOS集成電路的輸入靜電保護(hù)電路的電路圖，它包括主靜電保護(hù)電路LVTSCR，次靜電保護(hù)電路和串聯(lián)的大電阻。實(shí)際應(yīng)用中會(huì)出現(xiàn)輸入電壓比電源電壓大一個(gè)|V_GS(th)|時(shí)，PMOS保護(hù)管會(huì)發(fā)生導(dǎo)通漏電，故這里的次靜電保護(hù)電路使用圖1中的結(jié)構(gòu)以避免產(chǎn)生漏電流。

如圖2所示為本發(fā)明的LVTSCR版圖設(shè)計(jì)。

如圖3所示為本發(fā)明的LVTSCR剖面示意圖，該LVTSCR為現(xiàn)有技術(shù)，需要說(shuō)明的是它與標(biāo)準(zhǔn)的SCR結(jié)構(gòu)相比，在N阱邊緣加入了一個(gè)N+重?fù)诫s區(qū)，并且插入了NMOS管結(jié)構(gòu)，其中NMOS管的柵極接地，形成GG—NMOS結(jié)構(gòu)，該結(jié)構(gòu)也叫NMOS觸發(fā)的LVTSCR結(jié)構(gòu)。在陰極N+區(qū)加入N阱是為了增加寄生NPN管的發(fā)射極效率。在ESD條件下，插入的NMOS管會(huì)首先進(jìn)入回掃擊穿區(qū)，此時(shí)SCR結(jié)構(gòu)被觸發(fā)。LVTSCR的觸發(fā)電壓等于插入的短溝道NMOS管的漏一襯底結(jié)回掃擊穿電壓。直流I-V特性測(cè)試表明，該結(jié)構(gòu)具有低電壓觸發(fā)特性，能對(duì)相同工藝下的集成電路直接進(jìn)行ESD保護(hù)。

如圖4所示為本發(fā)明的LVTSCR結(jié)構(gòu)的I-V特性，其中橫軸為2V/div，縱軸為2mA/div。增加LVRSCR結(jié)構(gòu)陽(yáng)極和陰極之間的電壓，該結(jié)構(gòu)在13V電壓時(shí)開(kāi)始導(dǎo)通電流，當(dāng)電壓增加到16V時(shí)，保護(hù)結(jié)構(gòu)被觸發(fā)，觸發(fā)電流為3mA，保持電壓為1.2V。進(jìn)一步增加兩極間壓，LVTSCR在電流為1A時(shí)發(fā)生熱失效，此時(shí)對(duì)應(yīng)電壓為5V。

如圖5所示為本發(fā)明的次靜電保護(hù)電路的版圖設(shè)計(jì)，為了滿(mǎn)足次靜電保護(hù)電路的功能以及彌補(bǔ)不能使用PMOS的情況，版圖設(shè)計(jì)中3個(gè)NMOS的尺寸很大。

以上所述僅為本發(fā)明的實(shí)施例，并非因此限定本發(fā)明的專(zhuān)利保護(hù)范圍，本發(fā)明還可以對(duì)上述各種模塊進(jìn)行附加地改進(jìn)，或者是采用技術(shù)等同物進(jìn)行替換，例如：增加進(jìn)一步優(yōu)化的其他模塊等等。故凡運(yùn)用本發(fā)明的說(shuō)明書(shū)及圖示內(nèi)容所作的等效結(jié)構(gòu)變化，或直接或間接運(yùn)用于其他相關(guān)技術(shù)領(lǐng)域均同理皆包含于本發(fā)明所涵蓋的范圍內(nèi)。