本發(fā)明的實施例涉及集成電路器件，更具體地，涉及用于芯片封裝件的結(jié)構(gòu)和形成方法。

背景技術(shù)：

半導體器件用于各種電子應用中，諸如個人計算機、手機、數(shù)碼相機和其他電子設(shè)備。半導體器件的制造涉及在半導體襯底上方依次沉積絕緣或介電層、導電層和半導體層，以及使用光刻和蝕刻工藝圖案化各個材料層以在半導體襯底上形成電路組件和元件。

半導體工業(yè)通過最小部件尺寸的持續(xù)減小而不斷改進各種電子組件(例如，晶體管、二極管、電阻器、電容器等)的集成度，這允許更多組件集成到給定面積內(nèi)。輸入和輸出(I/O)連接的數(shù)量顯著地增加。發(fā)展利用更少的面積或更小的高度的更小的封裝結(jié)構(gòu)來封裝半導體器件。例如，為了進一步增加電路密度，已經(jīng)研究了三維(3D)IC。

已經(jīng)發(fā)展了新的封裝技術(shù)以提高半導體器件的密度和功能性。這些用于半導體器件的相對新型的封裝技術(shù)面臨制造的挑戰(zhàn)。

技術(shù)實現(xiàn)要素：

本發(fā)明的實施例提供了一種芯片封裝件，包括：半導體芯片；半導體管芯，位于所述半導體芯片上方；介電層，位于所述半導體芯片上方且包封所述半導體管芯，其中，所述介電層由半導體氧化物材料制成；以及導電部件，貫穿所述半導體管芯的半導體襯底并且物理連接所述半導體芯片的導電焊盤。

本發(fā)明的另一實施例提供了一種芯片封裝件，包括：半導體芯片；半導體管芯，位于所述半導體芯片上方；介電層，包封所述半導體管芯，其中，所述介電層沒有聚合物材料；導電部件，貫穿所述半導體芯片的半導體襯底；以及連接件，位于所述半導體襯底上方并且電連接至所述導電部件，其中，所述半導體芯片位于所述半導體管芯和所述連接件之間。

本發(fā)明的又一實施例提供了一種芯片封裝件，包括：半導體芯片；半導體管芯，接合至所述半導體芯片，其中，所述半導體管芯與所述半導體芯片直接接觸；以及導電部件，貫穿所述半導體管芯的半導體襯底并且物理連接所述半導體芯片的導電焊盤。

附圖說明

當結(jié)合附圖進行閱讀時，根據(jù)下面詳細的描述可以更好地理解本發(fā)明的實施例。應該強調(diào)的是，根據(jù)工業(yè)中的標準實踐，對各種部件沒有按比例繪制并且僅僅用于說明的目的。實際上，為了清楚的討論，各種部件的尺寸可以被任意增大或縮小。

圖1A至圖1O是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

圖2A至圖2B是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

圖3是根據(jù)一些實施例的芯片封裝件的截面圖。

圖4A至圖4I是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

圖5A至圖5F是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

圖6A至圖6E是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

圖7是根據(jù)一些實施例的封裝件結(jié)構(gòu)的截面圖。

具體實施方式

以下公開內(nèi)容提供了許多用于實現(xiàn)所提供主題的不同特征的不同實施例或?qū)嵗?。下面描述了組件和布置的具體實例以簡化本發(fā)明。當然，這些僅僅是實例，而不旨在限制本發(fā)明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成為直接接觸的實施例，并且也可以包括在第一部件和第二部件之間可以形成額外的部件，從而使得第一部件和第二部件可以不直接接觸的實施例。此外，本發(fā)明可在各個實例中重復參考標號和/或字母。該重復是為了簡單和清楚的目的，并且其本身不指示所討論的各個實施例和/或配置之間的關(guān)系。

而且，為便于描述，在此可以使用諸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空間相對術(shù)語，以便于描述如圖所示的一個元件或部件與另一個(或另一些)元件或部件的關(guān)系。除了圖中所示的方位外，空間相對術(shù)語旨在包括器件在使用或操作中的不同方位。裝置可以以其他方式定向(旋轉(zhuǎn)90度或在其他方位上)，而在此使用的空間相對描述符可以同樣地作相應的解釋。

描述本發(fā)明的一些實施例。圖1A至圖1O是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖?？梢栽趫D1A至圖1O描述的階段之前、期間和/或之后提供額外的操作。對于不同的實施例，描述的一些階段可以被替換或消除?？梢詫㈩~外的部件添加至半導體器件結(jié)構(gòu)。對于不同的實施例，可以替代或消除以下所描述的一些部件。雖然通過按照特定的順序?qū)嵤┑牟僮鱽碚撌鲆恍嵤├梢砸粤硪贿壿嬳樞騺韺嵤┻@些操作。

如圖1A所示，提供了襯底10和將要接合在襯底10上的半導體管芯20。在一些實施例中，襯底10包括半導體晶圓、半導體晶圓的部分、介電晶圓、介電晶圓的部分、另一合適的襯底或它們的組合。半導體晶圓(諸如硅晶圓)可以包括諸如有源器件和/或無源器件的器件元件。在一些其它實施例中，半導體晶圓不包括任何器件元件。例如，半導體晶圓是空白硅晶圓。介電晶圓可以包括玻璃晶圓。在一些其它實施例中，存在已經(jīng)接合在襯底10上的一個或多個其它半導體管芯(未示出)。

如圖1A所示，在一些實施例中，襯底10包括半導體襯底100和在半導體襯底100上形成的互連結(jié)構(gòu)?；ミB結(jié)構(gòu)包括層間介電層102和導電焊盤104。層間介電層102包括多個介電子層。在層間介電層102中形成多個導電接觸件、導電通孔以及導電線。導電線的部分形成導電焊盤104。

在一些實施例中，層間介電層102包括覆蓋導電焊盤104的子層。該子層可以用作接合層以有助于與半導體管芯20(例如，通過熔融接合工藝)的隨后的接合。在這些情況中，導電焊盤104上的子層具有隨后的平坦的頂面。諸如化學機械拋光(CMP)工藝的平坦化工藝可以用于提供具有基本上平坦的頂面的子層。在一些其他實施例中，暴露出導電焊盤104的一些和全部而不完全地掩埋在層間介電層102中。導電焊盤104的頂面可以與層間介電層102的頂面基本上共平面。

如圖1A所示，半導體管芯20包括半導體襯底200和在半導體襯底200上形成的互連結(jié)構(gòu)?；ミB結(jié)構(gòu)包括層間介電層202和導電焊盤204。半導體管芯20的互連結(jié)構(gòu)可以類似于襯底10的互連結(jié)構(gòu)。在一些實施例中，導電焊盤204掩埋在層間介電層202中。在一些其他實施例中，導電焊盤204的頂面與層間介電層202的頂面基本上共平面。

在半導體襯底200中形成各種器件元件。各種器件元件的實例包括晶體管(例如，金屬氧化物半導體場效應晶體管(MOSFET)、互補金屬氧化物半導體(CMOS)晶體管、雙極結(jié)型晶體管(BJT)、高壓晶體管、高頻晶體管、p溝道和/或n溝道場效應晶體管(PFET/NFET)等)、二極管或其他合適的元件。包括沉積、蝕刻、注入、光刻、退火和/或其他合適的工藝的各種工藝可以用于形成各種器件元件。通過半導體管芯20的互連結(jié)構(gòu)互連器件元件以形成集成電路器件，諸如邏輯器件、存儲器件(例如，靜態(tài)隨機存取存儲器，SRAM)、射頻(RF)器件、輸入/輸出(I/O)器件、片上系統(tǒng)(SoC)器件、它們的組合或其他適當類型的器件。

如圖1B所示，根據(jù)一些實施例，在襯底10上接合半導體管芯20。各種接合工藝可以用于將半導體管芯20與襯底10接合。在一些實施例中，半導體管芯20和襯底10通過熔融接合接合在一起。熔融結(jié)合可以是氧化物至氧化物接合。在一些實施例中，在襯底10上方放置半導體管芯20從而使得層間介電層102和202彼此直接接觸。然后，熱處理可以用于實現(xiàn)層間介電層102和202之間的熔融接合。在熔融接合期間，可以在從約150°C至約300℃的范圍內(nèi)的溫度下加熱圖1B中示出的結(jié)構(gòu)。

在一些其他實施例中，半導體管芯20和襯底10通過混合接合接合在一起。混合接合可以包括氧化物至氧化物接合以及金屬至金屬接合。在一些實施例中，在襯底10上方放置半導體管芯20。結(jié)果，層間介電層102和202彼此直接接觸，并且一些導電焊盤104和204彼此直接接觸。然后，熱處理可以用于實現(xiàn)層間介電層102和202之間以及導電焊盤104和204之間的混合接合。在混合接合期間，可以在從約300℃至約450℃的范圍內(nèi)的溫度下加熱圖1B中示出的結(jié)構(gòu)。

盡管半導體管芯20的正面(其中，形成互連結(jié)構(gòu))面對襯底10，本發(fā)明的實施例不限于此。在一些其它實施例中，顛倒地布置半導體管芯20，從而使得半導體管芯20的背面面對襯底10。換言之，半導體管芯20的背面介于正面和襯底10之間。在這些情況中，半導體襯底200接合至層間介電層102。在一些實施例中，諸如氧化物薄膜的介電薄膜形成在半導體襯底200上方以有助于與層間介電層102接合。在一些實施例中，介電薄膜是在半導體襯底200的表面上生長的原生氧化物薄膜。

如圖1C所示，根據(jù)一些實施例，減薄半導體管芯20。在一些實施例中，去除半導體襯底200的部分從而使半導體管芯20減薄。在一些實施例中，平坦化工藝用于實現(xiàn)半導體管芯20的減薄。平坦化工藝可以包括CMP工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。

根據(jù)一些實施例，如圖1D所示，在襯底10上方沉積介電層206以包封半導體管芯20。介電層206圍繞且覆蓋半導體管芯20。介電層206可以用于保護半導體管芯20。在一些實施例中，介電層206與半導體管芯20直接接觸。在一些實施例中，介電層206與半導體襯底200的側(cè)面和背面直接接觸。圖1D中示出的結(jié)構(gòu)可以用作芯片封裝件?？蛇x地，圖1D中示出的結(jié)構(gòu)可以進一步集成至另一封裝件結(jié)構(gòu)中。

在一些實施例中，介電層206基本上由半導體氧化物材料制成。例如，介電層206基本上由氧化硅制成。在一些實施例中，介電層206的主要部分是由諸如氧化硅的半導體氧化物材料制成的。在一些實施例中，介電層206包括氧化硅、氮氧化硅、硼硅酸鹽玻璃(BSG)、磷硅酸鹽玻璃(PSG)、硼磷硅酸鹽玻璃(BPSG)、氟化硅酸鹽玻璃(FSG)、低k材料、另一合適的材料、或它們的組合。在一些實施例中，介電層206是單層。在一些其他實施例中，介電層206包括多個子層。在一些實施例中，大多數(shù)的子層是由半導體氧化物材料制成的。子層的一個或一些可以由半導體氮化物材料、半導體氮氧化物材料或半導體碳化物材料制成并且可以用作蝕刻停止層。

在一些實施例中，介電層206基本上沒有聚合物材料。在一些實施例中，在介電層206和半導體管芯20之間沒有模塑料或底部填充材料。由于介電層206基本上沒有聚合物材料或模塑料材料，介電層206、半導體管芯20以及襯底10的熱膨脹系數(shù)(CTE)相似。因此，可以減小或防止由于CTE失配的翹曲。提高了芯片封裝件的質(zhì)量和可靠性。

在一些實施例中，使用汽相沉積工藝來沉積介電層206。汽相沉積工藝可以包括化學汽相沉積(CVD)工藝、原子層沉積(ALD)工藝、物理汽相沉積(PVD)工藝、另一適用的工藝或它們的組合。在一些實施例中，實施平坦化工藝以提供具有基本上平坦的頂面的介電層206。平坦化工藝可以包括CMP工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。

然而，本發(fā)明的實施例不限制于此。在一些其他實施例中，介電層206由模塑料制成。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，在芯片封裝件中形成一個或多個導電部件以在豎直方向上提供電連接。

如圖1E所示，根據(jù)一些實施例，在介電層206上方沉積蝕刻停止層208和介電層210。蝕刻停止層208可以由氮化硅、氮氧化硅、碳化硅、另一合適的材料或它們的組合制成。介電層210可以由與介電層206的材料相似或相同的材料制成。在一些實施例中，使用CVD工藝、ALD工藝、PVD工藝、另一適用的工藝或它們的組合來沉積蝕刻停止層208和介電層210中的每個。在一些其他實施例中，不形成蝕刻停止層208和/或介電層210。

如圖1F所示，根據(jù)一些實施例，在介電層210上方形成圖案化的掩模層212。掩模層212可以是光刻膠層并且使用光刻工藝來圖案化該掩模層。如圖1F所示，圖案化的掩模層212包括開口，開口對應于為形成導電部件設(shè)計的位置。

如圖1G所示，根據(jù)一些實施例，去除介電層210的部分以形成暴露出蝕刻停止層208的開口214。使用蝕刻工藝，通過圖案化的掩模層212的開口可以部分地去除介電層210。然后，去除圖案化的掩模層212。

如圖1H中所示，根據(jù)一些實施例，在介電層210和由開口214暴露出的蝕刻停止層208上方形成另一圖案化的掩模層216。圖案化的掩模層216的材料及形成方法可以類似于圖案化的掩模層212的材料及形成方法。圖案化的掩模層216具有部分地暴露出蝕刻停止層208的更小的開口。然后，如圖1H所示，去除蝕刻停止層208的暴露部分。

如圖1I所示，根據(jù)一些實施例，去除介電層206的部分和半導體襯底200的部分以形成開口218。一些開口218暴露出半導體管芯20的互連結(jié)構(gòu)，諸如層間介電層202。使用蝕刻工藝，通過圖案化的掩模層216的開口形成開口218。在一些實施例中，開口214的每一個與開口218的對應的一個連接。在一些實施例中，開口214的每一個比開口218的對應的一個寬。然后，去除圖案化的掩模層216。

如圖1J所示，根據(jù)一些實施例，在介電層210上方以及開口214和218的側(cè)壁和底部上方沉積絕緣層220。絕緣層220可以由氧氮化硅、氧化硅、氮化硅、碳化硅、另一合適的材料或它們的組合制成?？梢允褂肅VD工藝、PVD工藝、旋涂工藝、另一適用的工藝、或它們的組合來沉積絕緣層220。

根據(jù)一些實施例，如圖1K所示，部分地去除絕緣層220以形成絕緣元件222s、222d和224。絕緣元件222s可以用于在半導體襯底200和隨后在開口218中將要形成的導電部件之間提供電隔離。在一些實施例中，絕緣元件222s的每一個均具有不均勻的厚度。如圖1K所示，在一些實施例中，絕緣元件222s的每一個均沿著從絕緣元件222s的頂部向著襯底10的方向逐漸變寬。在一些其他實施例中，絕緣元件222s的厚度基本相同。

在一些實施例中，使用蝕刻工藝(諸如各向異性蝕刻工藝)以部分地去除絕緣層220。絕緣層220的在開口218中的半導體襯底200的側(cè)壁上方的剩余部分形成絕緣元件222s。絕緣層220的不穿過半導體襯底200的在開口218的側(cè)壁上方的剩余部分形成絕緣元件222d。絕緣層220的在開口214的側(cè)壁上方的剩余部分形成絕緣元件224。在一些實施例中，在蝕刻工藝期間，還去除絕緣層220的在開口214的側(cè)壁上方的部分。在這些情況中，在開口214的側(cè)壁上方?jīng)]有形成絕緣元件。

根據(jù)一些實施例，如圖1L所示，蝕刻工藝用于進一步向著襯底10延伸開口218。在蝕刻工藝期間，去除層間介電層202和102的部分。結(jié)果，暴露出半導體管芯20的一些導電焊盤204和襯底10的一些導電焊盤104。在一些實施例中，絕緣元件222s是由與層間介電層202和102的材料不同的材料制成的。因此，在蝕刻工藝之后，絕緣元件222s可以仍然保留以覆蓋和保護半導體襯底200。

根據(jù)一些實施例，如圖1M所示，在開口214和218中形成導電部件226s和226d。如圖1M所示，導電部件226s的一個貫穿半導體襯底200并且與導電焊盤204的一個電接觸。在一些實施例中，導電部件226s的一個貫穿半導體襯底200和半導體管芯20的互連結(jié)構(gòu)并且與導電焊盤104的一個電接觸。如上所述，絕緣元件222s可以用于在半導體襯底200和導電部件226s之間提供電隔離。在一些實施例中，導電部件226s的一個用作物理地連接襯底10(諸如半導體芯片)的導電焊盤104的一個的貫通孔。在這些情況中，導電部件226s的一個完全地貫穿半導體管芯20。如圖1M所示，在一些實施例中，導電部件226d貫穿介電層210和206并且與導電焊盤104的一個電接觸。

在一些實施例中，導電部件226s和226d的每一個均包括阻擋層和導電層。阻擋層可以是由Ta、TaN、Ti、TiN、另一個合適的材料或它們的組合制成的。阻擋層可以是多個子層的堆疊件，諸如TaN/Ta或TiN/Ti的堆疊件。導電層可以是由Cu、Al、W、Au、Pt、另一個合適的材料或它們的組合制成的。在一些實施例中，在導電層的形成之前，在阻擋層上方形成晶種層。晶種層可以包括Cu層。

在一些實施例中，在介電層210、導電焊盤204和104以及開口214和218的側(cè)壁上方沉積阻擋層。可以使用CVD工藝、PVD工藝、另一適用的工藝或它們的組合來沉積阻擋層。然后，例如，使用PVD工藝(諸如濺射)、CVD工藝、另一適用的工藝或它們的組合在阻擋層上方沉積晶種層。然后，例如，使用電鍍工藝在晶種層上方沉積導電層。然后，實施平坦化工藝以去除阻擋層、晶種層以及導電層的位于開口214和218的外側(cè)的部分。平坦化工藝可以包括CMP工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。結(jié)果，如圖1M所示，阻擋層、晶種層以及導電層的剩余部分形成導電部件226s和226d。

然后，根據(jù)一些實施例，如圖1M所示，在介電層210以及導電部件226s和226d上方沉積接合層228。接合層228用于幫助與一個或多個其它半導體管芯后續(xù)的接合。接合層228的材料及形成方法可以類似于層間介電層102或202的材料及形成方法。在一些其他實施例中，不形成接合層228。

然后，如圖1N所示，根據(jù)一些實施例，以類似于圖1A至圖1C所示的操作的方式，在半導體管芯20上方通過接合層228接合半導體管芯30。在一些實施例中，接合層228與半導體管芯30的層間介電層302直接接觸。接合層228和層間介電層203通過熔融接合的一種類型(諸如氧化物至氧化物接合)接合在一起。在一些其他實施例中，不形成接合層228，并且導電部件226s的一個的頂部與半導體管芯30的導電焊盤304直接接觸。在這些情況中，在半導體管芯20上方通過混合接合的一種類型接合半導體管芯30，例如，混合接合包括氧化物至氧化物接合以及金屬至金屬接合。

盡管半導體管芯30的正面(互連結(jié)構(gòu)形成的位置)面對襯底10和/或半導體管芯20，本發(fā)明的實施例不限于此。在一些其他實施例中，半導體管芯30的背面面對襯底10和/或半導體管芯20。換言之，半導體管芯30的背面介于半導體管芯30的正面和襯底10之間。在這些情況中，半導體管芯30的半導體襯底300接合至接合層228。在一些實施例中，諸如氧化物薄膜的介電薄膜形成在半導體襯底300上方以有助于與接合層228接合。介電薄膜可以是在半導體襯底300上方生長的原生氧化物薄膜。

然后，根據(jù)一些實施例，如圖1N所示，以類似于圖1D所示的操作的方式形成介電層306以包封半導體管芯30。介電層306的材料及形成方法可以類似于介電層206的材料及形成方法。然后，根據(jù)一些實施例，以類似于圖1E至圖1L所示的操作的方式，形成蝕刻停止層308和介電層310，并且形成貫穿半導體襯底300和介電層306的開口。一些開口暴露出導電焊盤304、一些開口暴露出導電部件226s以及一些開口暴露出導電部件226d。還可以形成絕緣元件322s和322d。

然后，根據(jù)一些實施例，如圖1N所示，以類似于圖1M所示的操作的方式形成導電部件326s和326d。在一些實施例中，導電部件326s的一個和導電部件226s的一個一起形成貫穿半導體管芯30和20的導電部件。在一些實施例中，導電部件(包括226s和326s)與襯底10的導電焊盤104的一個電接觸。在一些實施例中，導電部件326d的一個和導電部件226d的一個一起形成貫穿介電層306和206的導電部件。在一些實施例中，導電部件(包括226d和326d)與襯底10的導電焊盤104的一個電接觸。

然后，根據(jù)一些實施例，如圖1N所示，在介電層310以及導電部件326s和326d上方沉積介電層328。介電層328可以用作保護層以保護導電部件326s和326d。如果多個半導體管芯設(shè)計為在半導體管芯30上接合，介電層328還可以用作接合層。介電層328的材料及形成方法可以類似于接合層228的材料及形成方法?？梢灾貜皖愃频牟僮饕栽趫D1N中示出的結(jié)構(gòu)上方堆疊多個半導體管芯。

如圖1O所示，根據(jù)一些實施例，在介電層328上方形成再分布層(RDL)330和鈍化層332。可以部分地暴露出再分布層330以為連接件(諸如焊料凸塊)提供接合區(qū)。在一些實施例中，再分布層330是由Cu、Al、W、Au、Ti、Pt、Co、另一合適的材料或它們的組合制成的。在一些實施例中，鈍化層332是由氮化硅、聚酰亞胺、另一合適的材料、或它們的組合制成的。

在一些實施例中，圖案化介電層328以暴露出諸如導電部件326s和326d的導電部件。然后，沉積和圖案化導電層以形成再分布層330?？梢允褂秒婂児に嚒VD工藝、CVD工藝、化學鍍工藝、另一適用的工藝或它們的組合來沉積導電層。然后，在介電層328和再分布層330上方沉積和圖案化鈍化層332。可以使用諸如CVD工藝或旋涂工藝的合適的沉積工藝以沉積鈍化層332。

可以對本發(fā)明的實施例作出許多改變和/或修改。例如，在用于堆疊半導體管芯的接合工藝之前，可以形成貫穿半導體管芯的導電部件。圖2A至圖2B是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

如圖2A所示，根據(jù)一些實施例，提供半導體管芯40以接合至襯底10上。半導體管芯40包括半導體襯底400和互連結(jié)構(gòu)，互連結(jié)構(gòu)包括層間介電層402和導電焊盤404。半導體管芯40還包括在半導體襯底400中已經(jīng)形成的一個或多個導電部件426s。導電部件426s可以貫穿半導體襯底400并且相應地電連接至導電焊盤404。在導電部件426s和半導體襯底400之間可以形成絕緣元件或絕緣層(未示出)。

如圖2B所示，根據(jù)一些實施例，在襯底10上接合半導體管芯40。盡管半導體管芯40的背面面對襯底10，本發(fā)明的實施例不限于此。在一些其他實施例中，類似于圖1B中所示的結(jié)構(gòu)，布置半導體管芯40從而使得半導體管芯40的正面面對襯底10?？梢酝ㄟ^如上所述的熔融結(jié)合或混合接合在襯底10上接合半導體管芯40。

然后，如圖2B所示，根據(jù)一些實施例，形成介電層406以包封半導體管芯40。介電層406的材料及形成方法可以類似于介電層206的材料及形成方法。圖2B中所示的結(jié)構(gòu)可以用作芯片封裝件或可以集成至另一封裝件結(jié)構(gòu)中。在一些其他實施例中，在半導體管芯40上方堆疊一級或多級半導體管芯。本發(fā)明的實施例可以具有很多變化。在一些其他實施例中，介電層406由模塑料制成。

可以對本發(fā)明的實施例作出許多改變和/或修改。圖3是根據(jù)一些實施例的芯片封裝件的截面圖。圖3顯示了與圖1O中示出的芯片封裝件類似的芯片封裝件。在一些實施例中，襯底10包括貫穿半導體襯底100的導電部件126。導電部件126用作貫通孔并且在半導體襯底100的相對側(cè)上方設(shè)置的元件之間提供電路徑。在一些實施例中，導電部件126的每一個均電連接至在半導體襯底100的背面上方形成的相應的連接件397。在一些實施例中，在半導體襯底100和導電部件126之間形成絕緣元件(未示出)。如圖3所示，根據(jù)一些實施例，在半導體管芯30上方形成連接件399。

根據(jù)一些實施例，在如圖3所示的一些實施例中，在襯底10上還堆疊半導體管芯20'。在與半導體管芯20基本上相同的高度水平處設(shè)置半導體管芯20'。根據(jù)一些實施例，如圖3所示，形成導電部件326'以貫穿介電層306和206。在一些實施例中，在半導體管芯30的接合和介電層306的形成之后，形成含有導電部件326'的開口。

在一些實施例中，襯底10和/或半導體管芯20、20'或30包括諸如測試焊盤104'和/或204'的測試焊盤。測試焊盤104'和/或204'用于電測試。可以實施多個測試操作以確保襯底10和/或半導體管芯20、20'和/或30在它們接合在一起之前具有良好的質(zhì)量。因此，提高了芯片封裝件的可靠性和性能。在一些實施例中，測試焊盤104'和/或204'是由Al、W、Cu、Au、Ti、其他合適的材料或它們的組合制成的。然而，應當理解，本發(fā)明的實施例不限制于此。在一些其他實施例中，不形成測試焊盤104'和/或204'。

在一些實施例中，導電部件226s用作形成至襯底10(諸如半導體芯片)的電連接的貫通孔。在一些實施例中，導電部件226s的一個或一些物理連接形成在襯底10的層間介電層102中的導電焊盤104。襯底10可以是半導體芯片或半導體晶圓。在一些實施例中，在導電部件226s和半導體管芯20的半導體襯底200之間形成有絕緣元件(未示出)。在一些實施例中，絕緣元件類似于圖1O中示出的絕緣元件222s。

可以對本發(fā)明的實施例作出許多改變和/或修改。例如，在半導體管芯接合至襯底或另一半導體管芯上之后，可以形成導電部件的一些或所有，其貫穿半導體管芯的半導體襯底?？蛇x地，在半導體管芯接合至襯底或另一半導體管芯上之前，可以形成導電部件的一些或所有，其貫穿半導體管芯的半導體襯底。根據(jù)需要，通過熔融接合或混合接合，可以實現(xiàn)襯底和半導體管芯之間的接合或可以實現(xiàn)不同半導體管芯之間的接合。

可以對本發(fā)明的實施例作出許多改變和/或修改。圖4A至圖4I是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

根據(jù)一些實施例，如圖4A所示，在載體襯底600上方設(shè)置諸如半導體管芯20和20'的一個或多個半導體管芯。半導體管芯20和20'可以通過粘合層602接合至載體襯底600上。在一些實施例中，半導體管芯20和20'的每一個均包括測試焊盤204'。測試焊盤204'用于電測試。在半導體管芯20和20'接合至載體襯底600上之前，可以實施多個測試操作以確保半導體管芯20和20'的良好的質(zhì)量。在一些實施例中，載體襯底600包括半導體襯底(諸如硅晶圓)、介電襯底(諸如玻璃晶圓)、另一合適的襯底或它們的組合。

根據(jù)一些實施例，如圖4B所示，在載體襯底600上方沉積介電層606以包封半導體管芯20和20'。介電層606圍繞且覆蓋半導體管芯20和20'。介電層606可以用于保護半導體管芯20和20'。在一些實施例中，介電層606與半導體管芯20和20'直接接觸。在一些實施例中，介電層606的材料和形成方法類似于介電層206的材料和形成方法。在一些實施例中，使用平坦化工藝以提供具有基本上平坦的表面的介電層606。

如圖4C所示，根據(jù)一些實施例，圖4B中所示的結(jié)構(gòu)接合至襯底10上。圖4B中所示的結(jié)構(gòu)可以通過晶圓至晶圓接合接合至襯底10上。在一些實施例中，介電層606和襯底10的層間介電層102通過熔融接合接合在一起。在一些實施例中，介電層606的部分夾在半導體管芯20或20'和襯底10之間，襯底10可以是半導體晶圓或半導體芯片。

在一些其他實施例中，半導體管芯20和20'的一些導電焊盤204或測試焊盤204'不由介電層606覆蓋。襯底10的一些導電焊盤104或測試焊盤104'可以與半導體管芯20和20'的一些導電焊盤204或測試焊盤204'直接接觸。在這些情況中，圖4B中所示的結(jié)構(gòu)通過混合接合接合至襯底10上?；旌辖雍峡梢园ㄑ趸镏裂趸锝雍弦约敖饘僦两饘俳雍?。

在一些實施例中，襯底10是晶圓且包括測試焊盤104'。測試焊盤104'用于電測試。在接合之前，可以實施多個測試操作以確保襯底10的良好的質(zhì)量。

如圖4D所示，根據(jù)一些實施例，去除載體襯底600和粘合層602。在一些實施例中，同時去除載體襯底600和粘合層602。在一些其他實施例中，從粘合層602去除載體襯底600。然后，從半導體管芯20和20'去除粘合層602。

根據(jù)一些實施例，如圖4E所示，實施平坦化工藝以減薄介電層606。在平坦化工藝之后，介電層606和半導體管芯20和20'的表面基本上共平面。在一些實施例中，在平坦化工藝期間，還減薄半導體管芯20和20'。平坦化工藝可以包括CMP工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。

然后，根據(jù)一些實施例，如圖4E所示，在介電層606以及半導體管芯20和20'上方沉積絕緣層608。絕緣層608可以用于使稍后將形成的多個導電部件彼此電隔離。在一些實施例中，絕緣層608是由氧化硅、氮氧化硅、氮化硅、碳化硅、另一合適的材料或它們的組合制成的。在一些實施例中，使用CVD工藝、旋涂工藝、PVD工藝、另一適用的工藝或它們的組合沉積絕緣層608。

根據(jù)一些實施例，如圖4F所示，類似于圖1M或圖2中所示的實施例，形成導電部件226s和226d。類似于圖1M中所示的實施例，在導電部件226s以及半導體管芯20和20'的半導體襯底200之間可以形成絕緣元件(未示出)。絕緣元件用于在導電部件226s以及半導體管芯20和20'的半導體襯底200之間提供電絕緣。

如圖4G所示，根據(jù)一些實施例，在絕緣層608以及導電部件226s和226d上方形成再分布層612和介電層610。再分布層612和介電層610的形成可以涉及多個沉積和圖案化工藝。

類似于圖4A中示出的實施例，根據(jù)一些實施例，如圖4H所示，使用粘合層602'將諸如半導體管芯30和30'的一個或多個半導體管芯接合至載體襯底600'上。然后，根據(jù)一些實施例，類似于圖4B中所示的實施例，形成介電層606'以包封半導體管芯30和30'。然后，如圖4H所示，根據(jù)一些實施例，類似于圖4C中所示的實施例，介電層606'和圖4G中所示的結(jié)構(gòu)通過混合接合接合。

根據(jù)一些實施例，如圖4I所示，類似于圖4F至圖4G中所示的實施例，形成導電部件626s和626d、絕緣層608'、再分布層612'以及介電層610'。然后，如圖4I所示，根據(jù)一些實施例，形成鈍化層692和696、導電焊盤694以及連接件698。

在一些實施例中，介電層606和606'基本上沒有聚合物材料。在一些實施例中，在介電層606以及半導體管芯20和20'之間或在介電層606'以及半導體管芯30和30'之間沒有模塑料或底部填充材料。由于介電層606和606'基本上沒有聚合物材料或模塑料材料，介電層606和606'、半導體管芯20、20'、30和30'以及襯底10的熱膨脹系數(shù)(CTE)相似。因此，可以減小或防止由于CTE失配的翹曲。提高了芯片封裝件的質(zhì)量和可靠性。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，形成偽焊盤以提高半導體管芯或襯底的平坦度。由于提高的平坦度，相應地改進了用于堆疊多個半導體管芯的接合工藝。圖5A至圖5F是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

如圖5A所示，提供了半導體襯底700。在一些實施例中，半導體襯底700是在其中形成有器件元件的半導體晶圓。在半導體襯底700上方形成互連結(jié)構(gòu)?；ミB結(jié)構(gòu)包括介電層702a和導電焊盤704a。在一些實施例中，導電焊盤704a是互連結(jié)構(gòu)的頂部金屬線的部分并且稱為“頂部金屬”。在一些實施例中，互連結(jié)構(gòu)包括多個介電層、多個導電線和多個導電通孔。

在一些實施例中，導電焊盤704a和介電層702a的材料和形成方法分別類似于導電焊盤104和層間介電層102的材料和形成方法。在一些實施例中，在導電焊盤704a和介電層702a之間形成阻擋層703a。

如圖5A所示，在一些實施例中，在介電層702a和導電焊盤704a上方形成鈍化層702b。鈍化層702b具有暴露出導電焊盤704a的一個的開口。在一些實施例中，鈍化層702b是由氮化硅、氧化硅、氮氧化硅、另一合適的材料或它們的組合制成的。在一些實施例中，在暴露的一個導電焊盤704a上方形成諸如測試焊盤704'的導電部件。測試焊盤704'用于電測試。在一些實施例中，測試焊盤704'是鋁焊盤。可以實施多個測試操作以確保在半導體襯底700中形成的器件元件的良好的質(zhì)量。

然后，如圖5B所示，根據(jù)一些實施例，在鈍化層702b和測試焊盤704'上方沉積介電層702c。在一些實施例中，介電層702c的材料和形成方法類似于層間介電層102的材料和形成方法。在一些實施例中，使用平坦化工藝以提供具有基本上平坦的表面的介電層702c。平坦化工藝可以包括CMP工藝、研磨工藝、蝕刻工藝、另一適用的工藝或它們的組合。

根據(jù)一些實施例，如圖5C所示，在介電層702c中形成導電部件704b。導電部件704b可以用作電連接至導電焊盤704a的一個的導電通孔。在一些實施例中，在導電部件704b和介電層702c之間形成阻擋層703b?？梢允褂靡粋€或多個光刻和蝕刻工藝以形成貫穿介電層702c和鈍化層702b并且暴露出導電焊盤704a的一個的開口。然后，使用多個沉積工藝以在開口的底部和側(cè)壁上方沉積多個層。多個層可以包括阻擋層、晶種層和導電層。然后，實施平坦化工藝以去除多個層的在開口的外側(cè)的部分。結(jié)果，多個層的剩余部分形成阻擋層703b和導電部件704b。

如圖5D所示，根據(jù)一些實施例，在介電層702c和導電部件704b上方沉積蝕刻停止層702d和介電層702e。在一些實施例中，蝕刻停止層702d和介電層702e的材料和形成方法類似于蝕刻停止層208和介電層210的材料和形成方法。

如圖5E所示，根據(jù)一些實施例，介電層702e中形成導電部件704c和偽部件(或偽焊盤)705。在一些實施例中，在導電部件704c和介電層702e之間和/或在偽部件705和介電層702e之間形成阻擋層703c。在一些實施例中，使用光刻工藝和蝕刻工藝，在介電層702e和蝕刻停止層702d中形成多個開口。開口的一個暴露出導電部件704b。

然后，使用多個沉積工藝以在開口的底部和側(cè)壁上方沉積多個層。多個層可以包括阻擋層、晶種層和導電層。然后，實施平坦化工藝以去除多個層的在開口的外側(cè)的部分。結(jié)果，多個層的剩余部分形成阻擋層703c、導電部件704c以及偽部件705。在一些實施例中，平坦化工藝是CMP工藝、研磨工藝、另一適用的工藝或它們的組合。結(jié)果，如圖5E所示，形成類似于襯底10的襯底70。襯底70可以是半導體晶圓或半導體芯片。

導電部件704c和阻擋層703c可以用作接合焊盤，以用于與另一襯底接合，諸如另一半導體管芯。相似地，偽部件705和阻擋層703c可以用作另一接合焊盤。然而，本發(fā)明的實施例不限制于此。在一些其他實施例中，不形成阻擋層703c。在這些情況中,導電部件704c和偽部件705用作接合焊盤。

在一些實施例中，如圖5F所示，導電部件704b位于由導電部件704c和阻擋層703c構(gòu)造的接合焊盤下面。在一些實施例中，導電部件704b物理連接接合焊盤。在一些實施例中，如圖5F所示，另一導電部件(諸如測試焊盤704')位于由偽部件705和阻擋層703c構(gòu)造的接合焊盤下面。在一些實施例中，導電部件(諸如測試焊盤704')與接合焊盤隔離。例如，導電部件(諸如測試焊盤704')通過介電層702c與偽部件705隔離。

在平坦化工藝之后，由于偽部件705，偽部件705、介電層702e以及導電部件704c的表面基本上共平面，從而幫助稍后的接合工藝。在一些實施例中，在介電層702e中形成多個偽部件。在一些實施例中，包括偽部件705的這些偽部件和包括導電部件704c的其他導電部件均勻地分布在半導體襯底700上方以幫助平坦化工藝。

在一些情況中，不形成偽部件705。在這些情況中，由于沒有偽部件以平衡拋光力，在用于形成導電部件704c的平坦化工藝之后，介電層702e的一些部分可能凹進。結(jié)果，可能不利地影響隨后的接合工藝。

然后，如圖5F所示，根據(jù)一些實施例，襯底80接合至襯底70上。在一些實施例中，襯底80是半導體晶圓。在一些其他實施例中，襯底80是半導體管芯。在一些實施例中，襯底80包括半導體襯底800和互連結(jié)構(gòu)。

類似于襯底70的互連結(jié)構(gòu)，襯底80的互連結(jié)構(gòu)可以包括介電層802a、802c和802e、鈍化層802b、蝕刻停止層802d、導電焊盤804a、導電部件804b和804c、阻擋層803a、803b和803c以及偽部件805。導電部件804c和阻擋層803c可以用作接合焊盤。偽部件805和阻擋層803c可以用作另一接合焊盤。在一些實施例中，襯底80通過在襯底70和80上分別形成的接合焊盤接合至襯底70上。相似地，由于偽部件805，偽部件805、介電層802e以及導電部件804c的表面基本上共平面。因此，提高了用于將襯底70和80接合在一起的接合工藝。

根據(jù)一些實施例，如圖5F所示，類似于圖1D中所示的實施例，沉積介電層206以包封襯底80以形成芯片封裝件。在一些實施例中，實施類似于圖1E至圖1O中所示的工藝的工藝以形成包括多個半導體管芯的芯片封裝件。在一些實施例中，偽部件705不電連接至貫穿介電層206的任何導電部件。

在圖5A至圖5F所示的實施例中，接合焊盤用于接合襯底70和80。在一些實施例中，在圖1A至圖1O中所示的實施例中使用接合焊盤以幫助接合工藝。在一些實施例中，在襯底80中形成類似于導電部件226s、226d的貫通孔以形成至襯底70的電連接。貫通孔的一個可以貫穿介電層206并且物理連接襯底70(諸如半導體芯片)的導電焊盤704a的一個。貫通孔的一個可以貫穿襯底80(諸如半導體管芯)的半導體襯底800并且物理連接襯底70(諸如半導體芯片)的導電焊盤704a的一個。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些其他實施例中，介電層206由模塑料制成。

可以對本發(fā)明的實施例作出許多改變和/或修改。例如，偽部件的形成不限制于圖5A至圖5F中所示的那些。圖6A至圖6E是根據(jù)一些實施例的用于形成芯片封裝件的工藝的各個階段的截面圖。

如圖6A所示，根據(jù)一些實施例，在如圖5C中所示的結(jié)構(gòu)上方沉積晶種層903。在一些實施例中，在晶種層903的沉積之前，在如圖5C中所示的結(jié)構(gòu)上方沉積阻擋層(未示出)。

如圖6B所示，根據(jù)一些實施例，在晶種層903上方形成掩模層904。掩模層904具有暴露出晶種層903的開口。開口限定形成導電部件704c和偽部件705的位置。在一些實施例中，掩模層904是由光刻膠材料制成的?？梢允褂霉饪坦に囈孕纬砷_口。然后，使用電鍍工藝或另一適用的工藝以在晶種層903的由開口暴露出的部分上方沉積導電材料。結(jié)果，形成導電部件704c和偽部件705。在一些實施例中，導電材料不完全地填充開口。

如圖6C所示，根據(jù)一些實施例，去除掩模層904并且部分地去除晶種層903。在一些實施例中，導電部件704c和偽部件705用作掩模，并且實施蝕刻工藝以部分地去除晶種層903。在一些實施例中，如圖6C所示，去除位于導電部件704c和偽部件705下方的晶種層903的部分。

根據(jù)一些實施例，如圖6D所示，在介電層702c上方沉積介電層702e'以圍繞導電部件704c和偽部件705。在一些實施例中，實施平坦化工藝從而使得介電層702e'、導電部件704c和偽部件705的表面基本上共平面。在平坦化工藝之后，由于偽部件705，偽部件705、介電層702e'以及導電部件704c的表面基本上共平面，從而幫助稍后的接合工藝。在一些實施例中，在介電層702e'中形成多個偽部件。在一些實施例中，包括偽部件705的這些偽部件和包括導電部件704c的其他導電部件均勻地分布在半導體襯底700上方以幫助平坦化工藝。

根據(jù)一些實施例，如圖6E所示，類似于圖5F中所示的實施例，襯底80'接合至襯底70'上。在一些實施例中，襯底80'是半導體晶圓。在一些其他實施例中，襯底80'是半導體管芯。在一些實施例中，類似于襯底80，襯底80'包括半導體襯底800和互連結(jié)構(gòu)。類似于襯底70'或襯底80的互連結(jié)構(gòu)，襯底80'的互連結(jié)構(gòu)可以包括介電層802a、802c和802e'、鈍化層802b、蝕刻停止層802d、導電焊盤804a、導電部件804b和804c、阻擋層803a、803b和803c、晶種層903'以及偽部件805。相似地，由于偽部件805，偽部件805、介電層802e'以及導電部件804c的表面基本上共平面。因此，改進了用于將襯底70'和80'接合在一起的接合工藝。

根據(jù)一些實施例，如圖6E所示，類似于圖1D中所示的實施例，沉積介電層206以包封襯底80'以形成芯片封裝件。在一些實施例中，實施類似于圖1E至圖1O中所示的工藝的工藝以形成包括多個半導體管芯的芯片封裝件。

上述偽部件(或偽焊盤)可以用于本發(fā)明的許多實施例中。在一些實施例中，在圖1D、1M、1N、1O、2B、3、4F或4I中示出的實施例中形成偽部件。

可以對本發(fā)明的實施例作出許多改變和/或修改。如上所述，根據(jù)本發(fā)明的實施例的芯片封裝件可以進一步集成至另一封裝件結(jié)構(gòu)中。在一些實施例中，在圖1D、1M、1N、1O、2B、3、4F、4I、5F或6E中示出的實施例中示出的芯片封裝件進一步封裝至集成扇出(InFO)封裝件結(jié)構(gòu)中。

圖7是根據(jù)一些實施例的封裝件結(jié)構(gòu)的截面圖。根據(jù)一些實施例，封裝件結(jié)構(gòu)包括部分地或完全地包封元件1002的模塑料層1004。在一些實施例中，元件1002包括半導體管芯。在一些實施例中，元件1002是芯片封裝件。芯片封裝件包括圖1D、1M、1N、1O、2B、3、4F、4I、5F或6E中示出的實施例。

在一些實施例中，封裝件結(jié)構(gòu)包括貫穿模塑料層1004的一個或多個封裝通孔1006。在一些實施例中，如圖7所示，在模塑料層1004和元件1002上形成的再分布層1012上方設(shè)置一個或多個半導體管芯1008。在一些實施例中，在模塑料1004和元件1002的其他側(cè)上方形成連接件1010。在一些實施例中，封裝通孔1006在半導體管芯1008和連接件1010之間形成電連接。在一些實施例中，再分布層1012的一些在半導體管芯1008和元件1002中的半導體管芯之間形成電連接。

可以對本發(fā)明的實施例作出許多改變和/或修改。在一些實施例中，上述的扇出封裝件結(jié)構(gòu)或在1D、1M、1N、1O、2B、3、4F、4I、5F或6E中示出的實施例中示出的芯片封裝件進一步封裝在襯底上晶圓上芯片(CoWoS)封裝件結(jié)構(gòu)中。

本發(fā)明的實施例在襯底上方堆疊一個或多個半導體管芯。還形成貫穿半導體管芯或介電層的導電部件以在豎直方向上提供電連接。進一步減小芯片封裝件的尺寸。使用基本上由半導體氧化物材料制成的介電層包封半導體管芯。因此，介電層、半導體管芯以及襯底的熱膨脹系數(shù)相似?？梢詼p小或防止由于CTE失配的翹曲。提高了芯片封裝件的質(zhì)量和可靠性。

根據(jù)一些實施例，提供一種芯片封裝件。該芯片封裝件包括半導體芯片和半導體芯片上方的半導體管芯。芯片封裝件還包括位于半導體芯片上方且包封半導體管芯的介電層，并且介電層基本上由半導體氧化物材料制成。芯片封裝件進一步包括導電部件，該導電部件貫穿半導體芯片的半導體襯底且物理連接半導體芯片的導電焊盤。

在上述芯片封裝件中，其中，所述介電層與所述半導體管芯直接接觸。

在上述芯片封裝件中，其中，所述導電部件貫穿所述半導體管芯的互連結(jié)構(gòu)以與所述半導體芯片的所述導電焊盤電接觸。

在上述芯片封裝件中，還包括導電部件，所述導電部件貫穿所述介電層并且與所述半導體芯片的第二導電焊盤電接觸。

在上述芯片封裝件中，還包括：接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第二導電部件，位于所述接合焊盤下面并且物理連接所述接合焊盤，其中，所述第二導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第二導電焊盤。

在上述芯片封裝件中，還包括：接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第二導電部件，位于所述接合焊盤下面并且物理連接所述接合焊盤，其中，所述第二導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第二導電焊盤；第二接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第三導電部件，位于所述第二接合焊盤下面并且與所述第二接合焊盤隔離，其中，所述第三導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第三導電焊盤。

在上述芯片封裝件中，還包括：接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第二導電部件，位于所述接合焊盤下面并且物理連接所述接合焊盤，其中，所述第二導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第二導電焊盤；第二接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第三導電部件，位于所述第二接合焊盤下面并且與所述第二接合焊盤隔離，其中，所述第三導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第三導電焊盤，其中，所述第三導電部件是測試焊盤。

在上述芯片封裝件中，還包括：接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第二導電部件，位于所述接合焊盤下面并且物理連接所述接合焊盤，其中，所述第二導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第二導電焊盤；第二接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第三導電部件，位于所述第二接合焊盤下面并且與所述第二接合焊盤隔離，其中，所述第三導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第三導電焊盤，其中，所述接合焊盤和所述第二接合焊盤的頂面共平面。

在上述芯片封裝件中，還包括絕緣元件，所述絕緣元件位于所述導電部件和所述半導體管芯的所述半導體襯底之間。

在上述芯片封裝件中，其中，所述介電層的部分夾在所述半導體管芯和所述半導體芯片之間。

根據(jù)一些實施例，提供一種芯片封裝件。該芯片封裝件包括半導體芯片和半導體芯片上方的半導體管芯。芯片封裝件還包括包封半導體管芯的介電層，并且介電層基本上沒有聚合物材料。芯片封裝件進一步包括貫穿半導體芯片的半導體襯底的導電部件以及在半導體襯底上方且電連接至導電部件的連接件。半導體芯片位于半導體管芯和連接件之間。

在上述芯片封裝件中，其中，在所述介電層和所述半導體管芯之間沒有模塑料。

在上述芯片封裝件中，還包括第二導電部件，所述第二導電部件貫穿所述半導體管芯的半導體襯底。

在上述芯片封裝件中，還包括第二導電部件，所述第二導電部件貫穿所述介電層。

在上述芯片封裝件中，還包括：接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第二導電部件，位于所述接合焊盤下面并且物理連接所述接合焊盤，其中，所述第二導電部件位于所述接合焊盤和所述半導體芯片之間并且電連接至所述半導體芯片的第二導電焊盤。

在上述芯片封裝件中，其中，在所述介電層和所述半導體管芯之間沒有模塑料，所述芯片封裝件還包括：第二接合焊盤，位于所述半導體芯片和所述半導體管芯之間；以及第三導電部件，位于所述第二接合焊盤下面并且與所述第二接合焊盤隔離，其中，所述第三導電部件位于所述接合焊盤和所述半導體芯片之間且電連接至所述半導體芯片的第三導電焊盤。

根據(jù)一些實施例，提供一種芯片封裝件。該芯片封裝件包括半導體芯片和接合至半導體芯片的半導體管芯。半導體管芯與半導體芯片直接接觸。芯片封裝件還包括導電部件，該導電部件貫穿半導體管芯的半導體襯底且物理連接半導體芯片的導電焊盤。

在上述芯片封裝件中，還包括：位于所述半導體芯片上方并且包封所述半導體管芯的介電層，其中，所述介電層由半導體氧化物材料制成。

在上述芯片封裝件中，其中，所述半導體芯片的第一互連結(jié)構(gòu)與所述半導體管芯的第二互連結(jié)構(gòu)直接接觸。

在上述芯片封裝件中，還包括：第二導電部件，貫穿所述半導體芯片的半導體襯底；以及連接件，位于所述半導體襯底上方并且電連接至所述第二導電部件，其中，所述半導體芯片位于所述半導體管芯和所述連接件之間。

上面概述了若干實施例的部件、使得本領(lǐng)域技術(shù)人員可以更好地理解本發(fā)明的方面。本領(lǐng)域技術(shù)人員應該理解，他們可以容易地使用本發(fā)明作為基礎(chǔ)來設(shè)計或修改用于實現(xiàn)與在此所介紹實施例相同的目的和/或?qū)崿F(xiàn)相同優(yōu)勢的其他工藝和結(jié)構(gòu)。本領(lǐng)域技術(shù)人員也應該意識到，這種等同構(gòu)造并不背離本發(fā)明的精神和范圍、并且在不背離本發(fā)明的精神和范圍的情況中，在此他們可以做出多種變化、替換以及改變。