一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管及其制備方法
【專利摘要】本發(fā)明公開一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管及其制備方法，屬于CMOS超大規(guī)模集成電路(ULSI)中場效應(yīng)晶體管邏輯器件領(lǐng)域。該嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的垂直溝道區(qū)的兩側(cè)分別設(shè)有控制柵，該控制柵為L型結(jié)構(gòu)，兩個控制柵與垂直溝道區(qū)之間分別設(shè)有柵介質(zhì)層，在垂直溝道區(qū)的上方設(shè)有隧穿源區(qū)，隧穿源區(qū)與溝道區(qū)之間設(shè)有一嵌入層，嵌入層的厚度小于隧穿結(jié)處空間電荷區(qū)寬度，在隧穿源區(qū)與嵌入層的交界面處形成錯層型異質(zhì)結(jié)，在嵌入層與溝道區(qū)的交界面處形成交錯型異質(zhì)結(jié)。與現(xiàn)有的TFET相比，本發(fā)明不僅顯著增大了器件開態(tài)電流，同時保持了較低的關(guān)態(tài)電流。
【專利說明】一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管及其制備方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明屬于CMOS超大規(guī)模集成電路(ULSI)中場效應(yīng)晶體管邏輯器件領(lǐng)域，具體涉及一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管及其制備方法。
【背景技術(shù)】
[0002]自集成電路誕生以來，微電子集成技術(shù)一直按照“摩爾定律”不斷發(fā)展，半導(dǎo)體器件尺寸不斷縮小。隨著半導(dǎo)體器件進(jìn)入深亞微米范圍，現(xiàn)有MOSFET器件由于受到自身擴(kuò)散漂流的導(dǎo)通機(jī)制所限，亞閾值斜率受到熱電勢kT/q的限制而無法隨著器件尺寸的縮小而同步減小。這就導(dǎo)致MOSFET器件泄漏電流縮小無法達(dá)到器件尺寸縮小的要求，整個芯片的能耗不斷上升，芯片功耗密度急劇增大，嚴(yán)重阻礙了芯片系統(tǒng)集成的發(fā)展。為了適應(yīng)集成電路的發(fā)展趨勢，新型超低功耗器件的開發(fā)和研究工作就顯得特別重要。隧穿場效應(yīng)晶體管(TFET, Tunneling Field-Effect Transistor)采用帶帶隧穿(BTBT)新導(dǎo)通機(jī)制,是一種非常有發(fā)展?jié)摿Φ倪m于系統(tǒng)集成應(yīng)用發(fā)展的新型低功耗器件。TFET通過柵電極控制源端與溝道交界面處隧穿結(jié)的隧穿寬度，使得源端價帶電子隧穿到溝道導(dǎo)帶(或溝道價帶電子隧穿到源端導(dǎo)帶)形成隧穿電流。這種新型導(dǎo)通機(jī)制突破傳統(tǒng)MOSFET亞閾值斜率理論極限中熱電勢kT/q的限制，可以實(shí)現(xiàn)低于60mV/dec的超陡亞閾值斜率，降低器件靜態(tài)漏泄電流進(jìn)而降低器件靜態(tài)功耗。
[0003]但是，由于半導(dǎo)體帶帶隧穿效率偏低，TFET的開態(tài)電流與現(xiàn)有MOSFET相比較低，不能滿足系統(tǒng)集成應(yīng)用中的要求。因此人們希望采用錯層型異質(zhì)結(jié)TFET，利用錯層型異質(zhì)結(jié)隧穿寬度為0，隧穿幾率趨近于I的特點(diǎn)來增大TFET開態(tài)電流。但是，由于錯層型異質(zhì)結(jié)在器件關(guān)態(tài)也始終存在帶帶隧穿窗口，導(dǎo)致較大的關(guān)態(tài)電流，將降低器件電流開關(guān)比。因此，在保持較小的關(guān)態(tài)電流的同時，提高TFET開態(tài)電流，是TFET器件應(yīng)用中需要解決的一個非常重要的問題。
【發(fā)明內(nèi)容】
[0004]為解決上述現(xiàn)有技術(shù)存在的問題，本發(fā)明提供一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管及其制備方法，該嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管可以顯著提高隧穿場效應(yīng)晶體管的開態(tài)電流，同時保持較低的關(guān)態(tài)電流。
[0005]本發(fā)明的技術(shù)方案如下:
[0006]一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管，如圖1所示，包括半導(dǎo)體襯底1、隧穿源區(qū)
3、嵌入層2、溝道區(qū)4、漏區(qū)9、柵介質(zhì)層5及控制柵6，其中，器件為垂直溝道，在垂直溝道區(qū)兩側(cè)具有雙控制柵并且控制柵為L型結(jié)構(gòu)。本發(fā)明核心在隧穿源區(qū)3與溝道區(qū)4之間設(shè)有一個嵌入層2，該嵌入層2厚度小于隧穿結(jié)處空間電荷區(qū)寬度。其中，在隧穿源區(qū)與嵌入層的交界面處形成錯層型異質(zhì)結(jié)(Broken-Gap)，在嵌入層與溝道區(qū)的交界面處形成交錯型異質(zhì)結(jié)(Staggered-Gap)。
[0007]上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管可以是N型器件或P型器件。對于N型器件來說，在隧穿源區(qū)與嵌入層材料能帶結(jié)構(gòu)中，嵌入層導(dǎo)帶底位于隧穿源區(qū)價帶頂下方，即嵌入層材料電子親和勢大于隧穿源區(qū)材料電子親和勢與禁帶寬度之和；同時，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)價帶頂上方，溝道區(qū)價帶頂位于隧穿源區(qū)價帶頂下方(如圖1-1中a)所示)，即溝道區(qū)電子親和勢大于隧穿源區(qū)電子親和勢小于隧穿源區(qū)電子親和勢與禁帶寬度之和；而對于P型器件來說，在隧穿源區(qū)與嵌入層材料能帶相對結(jié)構(gòu)中，嵌入層價帶頂位于隧穿源區(qū)導(dǎo)帶底上方，即嵌入層材料電子親和勢與禁帶寬度之和小于隧穿源區(qū)材料電子親和勢；同時，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)導(dǎo)帶底上方，溝道區(qū)價帶頂位于隧穿源區(qū)導(dǎo)帶底下方價帶頂上方(如圖1-1中b)所示)，即溝道區(qū)電子親和勢小于隧穿源區(qū)電子親和勢，溝道區(qū)電子親和勢與禁帶寬度之和大于隧穿源區(qū)電子親和勢；
[0008]進(jìn)一步地，對于N型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件來說，隧穿源區(qū)為P型重?fù)诫s，其摻雜濃度約為IE 18Cm_3-lE20Cm_3，漏區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18cnT3-lE19cnT3，嵌入層與溝道區(qū)均為P型輕摻雜，其摻雜濃度約為1Ε13αιΓ3-1Ε15αιΓ3 ；而對于P型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件來說，隧穿源區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18cm_3-lE20cm_3，漏區(qū)為P型重?fù)诫s，其摻雜濃度約為lE18cm_3-lE19cm_3，嵌入層與溝道區(qū)均為N型輕摻雜，其摻雜濃度約為lE13cm_3-lE15cm_3。
[0009]上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管可以應(yīng)用于Si或Ge，或其他可以形成錯層型及交錯型異質(zhì)結(jié)能帶結(jié)構(gòu)的I1-V1、II1-V或IV-1V族的二元或三元化合物半導(dǎo)體材料。并且，對于N型器件來說，要求嵌入層材料電子親和勢大于隧穿源區(qū)材料電子親和勢與禁帶寬度之和，同時溝道區(qū)電子親和勢大于隧穿源區(qū)電子親和勢小于隧穿源區(qū)電子親和勢與禁帶寬度之和；而對于P型器件來說，要求嵌入層材料電子親和勢與禁帶寬度之和小于隧穿源區(qū)材料電子親和勢，同時溝道區(qū)電子親和勢小于隧穿源區(qū)電子親和勢，溝道區(qū)電子親和勢與禁帶寬度之和大于隧穿源區(qū)電子親和勢。
[0010]本發(fā)明同時提供上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的制備方法，包括以下步驟:
[0011 ] I)在半導(dǎo)體襯底上按順序淀積一層氧化物和一層氮化物；
[0012]2)光刻后進(jìn)行淺溝槽隔離(Shallow Trench Isolat1n, STI),再淀積隔離材料填充深孔后進(jìn)行化學(xué)機(jī)械平坦化(Chemical Mechanical Polishing, CMP)；
[0013]3)淀積異質(zhì)嵌入層和隧穿源區(qū)材料，同時對源區(qū)進(jìn)行原位摻雜；
[0014]4)在表面淀積一層氮化物，進(jìn)行光刻和刻蝕，形成垂直溝道區(qū)；
[0015]5)去除表面氮化物，淀積柵介質(zhì)材料和柵材料；
[0016]6)淀積掩膜層，該掩膜層厚度即為器件控制柵的垂直部分長度，去除多余柵材料，形成L型雙柵結(jié)構(gòu)，然后去除掩膜層；
[0017]7)光刻并刻蝕暴露出漏區(qū)，以光刻膠為掩膜，進(jìn)行離子注入形成漏區(qū)；
[0018]8)快速高溫退火激活雜質(zhì)；
[0019]9)最后進(jìn)入同CMOS —致的后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管。
[0020]針對上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的制備方法，步驟I)中的半導(dǎo)體襯底為輕摻雜或未摻雜的半導(dǎo)體襯底，本發(fā)明實(shí)施例在步驟I)中采用輕摻雜的半導(dǎo)體襯底，其摻雜濃度約為lE13cm_3-lE15cm_3。其中，半導(dǎo)體襯底的材料可以為I1-V1、II1-V或IV-1V族的二元或三元化合物半導(dǎo)體、絕緣體上的娃(SOI)或絕緣體上的鍺(GOI)中的一種。
[0021]上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的制備方法中，步驟3)中的異質(zhì)嵌入層和隧穿源區(qū)材料可以為Si，Ge等其他可以與步驟4)中的溝道區(qū)材料形成錯層型或者交錯型異質(zhì)結(jié)能帶結(jié)構(gòu)的半導(dǎo)體材料，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體材料。步驟3)對隧穿源區(qū)進(jìn)行原位摻雜，其摻雜濃度約為lE13Cnr3-lE15Cnr3。
[0022]優(yōu)選地,步驟5)中的柵介質(zhì)材料為Si02、Si3N4或高K柵介質(zhì)材料。優(yōu)選地,步驟6)中淀積柵介質(zhì)材料的方法為常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積或物理氣相淀積。
[0023]優(yōu)選地，步驟5)中的柵材料為摻雜多晶硅、金屬鈷、金屬鎳、金屬鈷的硅化物或金屬鎳的硅化物。
[0024]本發(fā)明提供的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管可以是N型器件或P型器件。上述制備方法中，對于N型器件來說，要求嵌入層材料電子親和勢大于隧穿源區(qū)材料電子親和勢與禁帶寬度之和，同時溝道區(qū)電子親和勢大于隧穿源區(qū)電子親和勢小于隧穿源區(qū)電子親和勢與禁帶寬度之和；而對于P型器件來說，要求嵌入層材料電子親和勢與禁帶寬度之和小于隧穿源區(qū)材料電子親和勢，同時溝道區(qū)電子親和勢小于隧穿源區(qū)電子親和勢，溝道區(qū)電子親和勢與禁帶寬度之和大于隧穿源區(qū)電子親和勢。
[0025]本發(fā)明的有益技術(shù)效果是:
[0026]與現(xiàn)有的TFET相比，本發(fā)明提供的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管不僅顯著增大了器件開態(tài)電流，同時保持了較低的關(guān)態(tài)電流。
[0027]以N型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件為例:
[0028]1、隧穿源區(qū)與嵌入層及溝道區(qū)為不同材料，在交界面處分別形成錯層型和交錯型異質(zhì)結(jié)，且在隧穿源區(qū)與嵌入層材料能帶結(jié)構(gòu)中，嵌入層導(dǎo)帶底位于隧穿源區(qū)價帶頂下方；同時，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)價帶頂上方，溝道區(qū)價帶頂位于隧穿源區(qū)價帶頂下方。
[0029]2、在器件關(guān)態(tài)條件下，隧穿源區(qū)與嵌入層間的錯層型異質(zhì)結(jié)即存在隧穿窗口，并且隧穿寬度為0，隧穿幾率趨近于I ;但是，由于溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)價帶頂上方，可以有效阻擋隧穿源區(qū)與嵌入層錯層型異質(zhì)結(jié)產(chǎn)生的較大的泄漏電流，獲得較低的關(guān)態(tài)電流。
[0030]3、柵電極加正電壓，嵌入層及溝道區(qū)能帶下拉，隨著柵壓增大，當(dāng)溝道區(qū)導(dǎo)帶下拉到隧穿源區(qū)價帶下方時，隧穿源區(qū)與嵌入層錯層型異質(zhì)結(jié)形成的隧穿電流越過勢壘開啟，從而隧穿晶體管器件獲得較大的的開態(tài)電流。
[0031]本發(fā)明提供的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管制備工藝簡單，能有效地在CMOS集成電路中集成TFET器件，還可以利用標(biāo)準(zhǔn)工藝制備由TFET組成的低功耗集成電路，極大地降低了生產(chǎn)成本，簡化了工藝流程。
【專利附圖】
【附圖說明】
[0032]圖1為本發(fā)明嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的結(jié)構(gòu)示意圖；
[0033]圖1-1為N/P型嵌入層異質(zhì)結(jié)共振隧穿晶體管隧穿結(jié)能帶結(jié)構(gòu)示意圖；
[0034]其中:a)為N型嵌入層異質(zhì)結(jié)隧穿晶體管隧穿結(jié)的能帶結(jié)構(gòu)示意；
[0035]b)為P型嵌入層異質(zhì)結(jié)隧穿晶體管隧穿結(jié)的能帶結(jié)構(gòu)示意；
[0036]圖1-2為N型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管工作原理圖；
[0037]其中:a)為器件關(guān)態(tài)時隧穿結(jié)處的能帶結(jié)構(gòu)；b)為器件開態(tài)時隧穿結(jié)處的能帶結(jié)構(gòu)；
[0038]圖2為在半導(dǎo)體襯底上依次淀積異質(zhì)嵌入層和隧穿源區(qū)材料并對隧穿源區(qū)進(jìn)行原位摻雜后剖面圖；
[0039]圖3為刻蝕形成垂直溝道后的器件剖面圖；
[0040]圖4為淀積柵介質(zhì)層與柵材料后的器件剖面圖；
[0041]圖5為通過各向同性回刻完成柵介質(zhì)層及柵材料刻蝕，形成L型雙柵結(jié)構(gòu)示意圖；
[0042]圖6為去除掩膜層，光刻并刻蝕暴露出器件的漏區(qū)并離子注入形成漏區(qū)后的器件剖面圖；
[0043]圖1?圖6中，
[0044]1-半導(dǎo)體襯底；2-嵌入層；
[0045]3-隧穿源區(qū)；4-溝道區(qū)；
[0046]5a, 5b-柵介質(zhì)層；6a, 6b-控制柵；
[0047]7-掩膜層；8-光刻膠；
[0048]9a，9b_漏區(qū)；10-后道工序的金屬。
【具體實(shí)施方式】
[0049]以下結(jié)合附圖，通過具體實(shí)施例對本發(fā)明做進(jìn)一步的說明。
[0050]本實(shí)施例中，嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的結(jié)構(gòu)如圖1所示，包括包括半導(dǎo)體襯底I，隧穿源區(qū)3，嵌入層2，溝道區(qū)4，漏區(qū)9以及位于溝道區(qū)兩側(cè)分別設(shè)有柵介質(zhì)層5及控制柵6。其特征在于，器件具有垂直溝道，在垂直溝道兩側(cè)的雙控制柵為L型結(jié)構(gòu)。并且，在隧穿源區(qū)與溝道區(qū)之間具有一個異質(zhì)嵌入層2。其中，在隧穿源區(qū)與嵌入層的交界面處形成錯層型異質(zhì)結(jié)(Broken-Gap)，在嵌入層與溝道區(qū)的交界面處形成交錯型異質(zhì)結(jié)(Staggered-Gap),如圖 1-1 中所示。
[0051]嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管可以是N型器件或P型器件。對于N型器件來說，在隧穿源區(qū)與嵌入層材料能帶結(jié)構(gòu)中，嵌入層導(dǎo)帶底位于隧穿源區(qū)價帶頂下方，即嵌入層材料電子親和勢大于隧穿源區(qū)材料電子親和勢與禁帶寬度之和；同時，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)價帶頂上方，溝道區(qū)價帶頂位于隧穿源區(qū)價帶頂下方(如圖1-1中a)所示)，即溝道區(qū)電子親和勢大于隧穿源區(qū)電子親和勢小于隧穿源區(qū)電子親和勢與禁帶寬度之和；而對于P型器件來說，在隧穿源區(qū)與嵌入層材料能帶相對結(jié)構(gòu)中，嵌入層價帶頂位于隧穿源區(qū)導(dǎo)帶底上方，即嵌入層材料電子親和勢與禁帶寬度之和小于隧穿源區(qū)材料電子親和勢；同時，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)導(dǎo)帶底上方，溝道區(qū)價帶頂位于隧穿源區(qū)導(dǎo)帶底下方價帶頂上方(如圖1-1中b)所示)，即溝道區(qū)電子親和勢小于隧穿源區(qū)電子親和勢，溝道區(qū)電子親和勢與禁帶寬度之和大于隧穿源區(qū)電子親和勢；
[0052]所述的隧穿場效應(yīng)晶體管，其特征是，對于N型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件來說，隧穿源區(qū)為P型重?fù)诫s，其摻雜濃度約為lE18cnT3-lE20cnT3,漏區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18CnT3-lE19Cm-3，嵌入層與溝道區(qū)均為P型輕摻雜，其摻雜濃度約為lE13Cm_3-lE15Cm_3 ;而對于P型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件來說，隧穿源區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18Cnr3-lE20Cm-3，漏區(qū)為P型重?fù)诫s，其摻雜濃度約為lE18cnT3-lE19cnT3，嵌入層與溝道區(qū)均為N型輕摻雜，其摻雜濃度約為1Ε13αιΓ3-1Ε15αιΓ3。
[0053]上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管可以應(yīng)用于Si或Ge，或其他可以形成錯層型及交錯型異質(zhì)結(jié)能帶結(jié)構(gòu)的I1-V1、II1-V或IV-1V族的二元或三元化合物半導(dǎo)體材料。并且，對于N型器件來說，要求嵌入層材料電子親和勢大于隧穿源區(qū)材料電子親和勢與禁帶寬度之和，同時溝道區(qū)電子親和勢大于隧穿源區(qū)電子親和勢小于隧穿源區(qū)電子親和勢與禁帶寬度之和；而對于P型器件來說，要求嵌入層材料電子親和勢與禁帶寬度之和小于隧穿源區(qū)材料電子親和勢，同時溝道區(qū)電子親和勢小于隧穿源區(qū)電子親和勢，溝道區(qū)電子親和勢與禁帶寬度之和大于隧穿源區(qū)電子親和勢。
[0054]圖1-2為N型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管工作原理圖，其中:a)為器件關(guān)態(tài)時隧穿結(jié)處的能帶結(jié)構(gòu)；b)為器件開態(tài)時隧穿結(jié)處的能帶結(jié)構(gòu)。隧穿源區(qū)與嵌入層及溝道區(qū)為不同材料，在交界面處分別形成錯層型和交錯型異質(zhì)結(jié)，且在隧穿源區(qū)與嵌入層材料能帶結(jié)構(gòu)中，嵌入層導(dǎo)帶底位于隧穿源區(qū)價帶頂下方；同時，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)價帶頂上方，溝道區(qū)價帶頂位于隧穿源區(qū)價帶頂下方。在器件關(guān)態(tài)條件下，溝道區(qū)導(dǎo)帶底位于隧穿源區(qū)價帶頂上方，可以有效抑制隧穿源區(qū)與嵌入層錯層型異質(zhì)結(jié)產(chǎn)生的較大的泄漏電流，獲得較低的關(guān)態(tài)電流。柵電極加正電壓，嵌入層及溝道區(qū)能帶下拉，隨著柵壓增大，當(dāng)溝道區(qū)導(dǎo)帶下拉到隧穿源區(qū)價帶下方時，隧穿源區(qū)與嵌入層錯層型異質(zhì)結(jié)較大的隧穿電流開啟，從而獲得較大的隧穿晶體管的開態(tài)電流。
[0055]下面以N型器件為例，說明上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的制備方法，P型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件的制備與之類似。以N型器件為例，上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的制備方法的實(shí)施步驟如圖2?圖6所示，包括:
[0056]1、在襯底摻雜濃度為輕摻雜(約lE13cm_3-lE15cm_3)的，晶向?yàn)椤?01〉的Ina53Gaa47As襯底I上初始淀積一層二氧化娃,厚度約1nm,并淀積一層氮化娃(Si3N4),厚度約lOOnm，之后采用淺槽隔離技術(shù)制作有源區(qū)STI隔離，然后進(jìn)行CMP。
[0057]2、依次淀積一層InAs嵌入層2，及GaSb隧穿源區(qū)3，并對隧穿源區(qū)3進(jìn)行原位摻雜(C，濃度約為lE20/cm_3)，如圖2所示。
[0058]3、在表面淀積一層Si3N4膜,光刻,采用RIE (Reactive 1n Etching)深刻蝕出垂直溝道區(qū)4，溝道區(qū)寬度在20nm-500nm左右，然后去除表面氮化物，如圖3所示。
[0059]4、淀積柵介質(zhì)層5，柵介質(zhì)層為Al2O3，厚度為I?5nm ;采用LPCVD淀積柵材料6，柵材料為摻雜多晶硅層，厚度為50?200nm，如圖4所示。
[0060]5、然后淀積掩膜層7，該掩膜層7厚度即為器件控制柵6的垂直部分柵長，并采用稀H氫氟酸(DHF)各向同性腐蝕掉多余柵介質(zhì)與柵材料部分，如圖5所示。
[0061]6、去除掩膜層7，光刻并刻蝕暴露出漏區(qū)9，以光刻膠為掩膜，進(jìn)行漏區(qū)9離子注入(Si，劑量為lE14/cm_2，能量為20keV，注入離子濃度約為lE18/cm_3)，如圖6所示。
[0062]7、進(jìn)行一次快速高溫退火，并對注入雜質(zhì)進(jìn)行激活(溫度為1050°C，時間為1s)。
[0063]8、最后進(jìn)入常規(guī)后道工序，包括淀積鈍化層、開接觸孔、以及金屬化10等，圖1所示為制得的所述N型的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管結(jié)構(gòu)示意圖。
[0064]雖然本發(fā)明已以較佳實(shí)施例披露如上，然而并非用以限定本發(fā)明。任何熟悉本領(lǐng)域的技術(shù)人員，在不脫離本發(fā)明技術(shù)方案范圍情況下，都可利用上述揭示的方法和技術(shù)內(nèi)容對本發(fā)明技術(shù)方案作出許多可能的變動和修飾，或修改為等同變化的等效實(shí)施例。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實(shí)質(zhì)對以上實(shí)施例所做的任何簡單修改、等同變化及修飾，均仍屬于本發(fā)明技術(shù)方案保護(hù)的范圍內(nèi)。
【權(quán)利要求】
1.一種嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管，包括半導(dǎo)體襯底、隧穿源區(qū)、嵌入層、垂直溝道區(qū)、漏區(qū)、柵介質(zhì)層及控制柵，其特征在于，在垂直溝道區(qū)的兩側(cè)分別設(shè)有控制柵，該控制柵為L型結(jié)構(gòu)，兩個控制柵與垂直溝道區(qū)之間分別設(shè)有柵介質(zhì)層，在垂直溝道區(qū)的上方設(shè)有隧穿源區(qū)，隧穿源區(qū)與溝道區(qū)之間設(shè)有一嵌入層，嵌入層的厚度小于隧穿結(jié)處空間電荷區(qū)寬度，在隧穿源區(qū)與嵌入層的交界面處形成錯層型異質(zhì)結(jié)，在嵌入層與溝道區(qū)的交界面處形成交錯型異質(zhì)結(jié)。
2.如權(quán)利要求1所述的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管，其特征在于，嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管是N型器件或P型器件，對于N型器件來說，嵌入層材料電子親和勢大于隧穿源區(qū)材料電子親和勢與禁帶寬度之和；同時，溝道區(qū)電子親和勢大于隧穿源區(qū)電子親和勢小于隧穿源區(qū)電子親和勢與禁帶寬度之和；而對于P型器件來說，嵌入層材料電子親和勢與禁帶寬度之和小于隧穿源區(qū)材料電子親和勢；同時，溝道區(qū)電子親和勢小于隧穿源區(qū)電子親和勢，溝道區(qū)電子親和勢與禁帶寬度之和大于隧穿源區(qū)電子親和勢。
3.如權(quán)利要求2所述的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管，其特征在于，對于N型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件來說，隧穿源區(qū)為P型重?fù)诫s，其摻雜濃度約為lE18cnT3-lE20cnT3，漏區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18cnT3-lE19cnT3，嵌入層與溝道區(qū)均為P型輕摻雜，其摻雜濃度約為lE13CnT3-lE15Cm-3 ;而對于P型嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管器件來說，隧穿源區(qū)為N型重?fù)诫s，其摻雜濃度約為lE18Cnr3-lE20Cm-3，漏區(qū)為P型重?fù)诫s，其摻雜濃度約為lE18CnT3-lE19Cm-3，嵌入層與溝道區(qū)均為N型輕摻雜，其摻雜濃度約為 lE13cm 3-lE15cm 3。
4.如權(quán)利要求1所述的嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管，其特征在于，上述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管應(yīng)用于Si或Ge，或可形成錯層型及交錯型異質(zhì)結(jié)能帶結(jié)構(gòu)的I1-VI, II1-V或IV-1V族的二元或三元化合物半導(dǎo)體材料。
5.如權(quán)利要求1所述嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管的制備方法，包括以下步驟: 1)在半導(dǎo)體襯底上按順序淀積一層氧化物和一層氮化物； 2)光刻后進(jìn)行淺溝槽隔離，再淀積隔離材料填充深孔后進(jìn)行化學(xué)機(jī)械平坦化； 3)淀積嵌入層和隧穿源區(qū)材料，同時對源區(qū)進(jìn)行原位摻雜； 4)在表面淀積一層氮化物，進(jìn)行光刻和刻蝕，形成垂直溝道區(qū)； 5)去除表面氮化物，淀積柵介質(zhì)材料和柵材料； 6)淀積掩膜層，該掩膜層厚度即為器件控制柵的垂直部分長度，去除多余柵材料，形成L型雙柵結(jié)構(gòu)，然后去除掩膜層； 7)光刻并刻蝕暴露出漏區(qū)，以光刻膠為掩膜，進(jìn)行離子注入形成漏區(qū)； 8)快速高溫退火激活雜質(zhì)； 9)最后進(jìn)入同CMOS—致的后道工序，包括淀積鈍化層、開接觸孔以及金屬化等，即可制得嵌入層異質(zhì)結(jié)隧穿場效應(yīng)晶體管。
6.如權(quán)利要求5所述的制備方法，其特征在于，步驟I)中的半導(dǎo)體襯底為輕摻雜或未摻雜的半導(dǎo)體襯底，摻雜濃度約為lE13Cnr3-lE15Cnr3。
7.如權(quán)利要求5所述的制備方法中，其特征在于，步驟3)中嵌入層和隧穿源區(qū)材料是Si，Ge，或其他I1-VI，II1-V和IV-1V族的二元或三元化合物半導(dǎo)體材料，對嵌入層和溝道區(qū)進(jìn)行原位摻雜，其摻雜濃度約為lE13Cnr3-lE15Cnr3。
8.如權(quán)利要求5所述的制備方法中，其特征在于，步驟5)中的柵介質(zhì)材料為Si02、Si3N4或高K柵介質(zhì)材料，淀積柵介質(zhì)材料的方法為常規(guī)熱氧化、摻氮熱氧化、化學(xué)氣相淀積或物理氣相淀積。
9.如權(quán)利要求5所述的制備方法中，其特征在于，步驟5)中的柵材料為摻雜多晶硅、金屬鈷、金屬鎳、金屬鈷的硅化物或金屬鎳的硅化物。
【文檔編號】H01L29/06GK104269439SQ201410485848
【公開日】2015年1月7日 申請日期:2014年9月22日 優(yōu)先權(quán)日:2014年9月22日
【發(fā)明者】黃如, 吳春蕾, 黃芊芊, 王佳鑫, 朱昊, 王陽元 申請人:北京大學(xué)