具有分離氮化物存儲層的sonos堆棧的制作方法
【專利摘要】描述了包括分離電荷俘獲區(qū)的非平面存儲設備和形成所述非平面存儲設備的方法的實施例。通常所述設備包括：由覆蓋在襯底的表面的半導體材料的薄膜形成的溝道，所述溝道連接存儲設備的源極和漏極；覆蓋溝道的隧道氧化物；覆蓋隧道氧化物的分離電荷俘獲區(qū)，分離電荷俘獲區(qū)包括底部電荷俘獲層和頂部電荷俘獲層，底部電荷俘獲層包括更靠近隧道氧化物的氮化物，其中，底部電荷俘獲層被包含氧化物的薄的反隧穿層從頂部電荷俘獲層分開。本申請還公開了其它的實施例。
【專利說明】具有分離氮化物存儲層的SONOS堆棧
[0001] 相關申請的奪叉引用
[0002] 本申請是2010年4月26日遞交的序列號為12/767, 105的共同未決的美國申請 的延續(xù)部分，其根據(jù)美國法典第35條119(e)款要求2009年4月24日遞交的序列號為 61/172, 320的美國臨時專利申請的優(yōu)先權益，這兩個申請通過引用并入本文。

【技術領域】
[0003] 本發(fā)明的實施例涉及半導體設備領域。
[0004] 置量
[0005] 非易失性半導體存儲器，例如分離柵極閃存，有時使用堆棧的浮柵結構，其中電子 被引入到存儲器單元的浮柵中以通過偏置控制柵極和將其上形成存儲器單元的襯底的主 體區(qū)域接地以進行編程。
[0006] 氧化物氮化物氧化物（0N0)堆?？梢杂米魅缭诠柩趸锏镅趸锕瑁⊿0N0S) 晶體管中的電荷儲存層，或如在分離柵極閃存中的浮柵和控制柵極之間的隔離層。
[0007] 圖1是具有S0N0S柵極堆?；蚪Y構102的半導體設備100的結構的部分橫截面 圖。結構100包括在硅襯底108的表面106上方形成的常規(guī)0Ν0堆棧104。設備100通常 還包括對準柵極堆棧并且被溝道區(qū)112分開的一個或多個擴散區(qū)110,例如源極區(qū)和漏極 區(qū)。S0N0S結構102包括形成在0Ν0堆棧104上的并且與0Ν0堆棧104接觸的多晶硅柵極 層114。0Ν0堆棧104將多晶硅柵極114與襯底108分開、或將多晶硅柵極114與襯底108 電隔離。0Ν0堆棧104通常包括下部（隧道）氧化物層116、用作設備100的電荷儲存層或 存儲層的氮化物層或氮氧化物層118、以及覆蓋氮化物層或氮氧化物層118的頂部氧化物 層 120。
[0008] 這種常規(guī)S0N0S結構102存在的一個問題是氮化物層或氮氧化物層118的差的數(shù) 據(jù)保留，其由于通過層的漏電流，限制了設備100的壽命和/或限制其在一些應用中的使 用。常規(guī)S0N0S結構102的另一個問題是層118的化學計量在整個層的厚度上是不均勻 的。特別地，層118常規(guī)以使用單個工藝氣體混合物的單個步驟形成或沉積，和固定或恒定 加工條件以試圖提供穿過相對厚的層的厚度、具有高氮濃度和高氧濃度的均勻層。然而，這 可能導致氮、氧和硅濃度在整個常規(guī)層118變化。因此，電荷儲存特性，并且特別是使用0Ν0 堆棧104制成的存儲設備100的編程和擦除速度和數(shù)據(jù)保持，被不利地影響。
[0009] 圖2-5示出了在例如圖1中示出的一個常規(guī)S0N0S結構中的電荷保持和遷移。電 荷陷阱被分布遍及氮化物層118。陷阱的分布在理想化學計量條件（圖2)下是均勻的，但 是通常分布將不是如此的理想均勻的。當ERASE (圖3)被執(zhí)行時，空穴朝向阻擋氧化物120 遷移。在編程之后電子電荷在層邊界累積（圖4)。由于在氮化物邊界的隧穿，該儲存的電 荷分布可以導致顯著的泄漏，例如通過在能量圖5中示出的過程，其中處于俘獲狀態(tài)（例如 ETA、ETD)中的儲存的電荷躍遷引起泄漏。
[0010] 因此，存在對表現(xiàn)出改進的數(shù)據(jù)保持和改進的化學計量的存儲設備的持續(xù)需求。
[0011] 附圖簡沭
[0012] 在結合附圖閱讀下文詳細描述和后面所附權利要求之后，本結構和方法的這些和 各種其它的特征和優(yōu)點將是明顯的，在附圖中：
[0013] 圖1是常規(guī)S0N0S結構的橫截面圖。
[0014] 圖2-4示出了在例如圖1中示出的一個常規(guī)S0N0S結構的中的電荷保持和遷移。
[0015] 圖5示出了關于常規(guī)S0N0S結構的能帶圖，其中，處于俘獲狀態(tài)（例如ETA、E TD)中 的儲存的電荷躍遷引起泄漏。
[0016] 圖6是S0NN0S結構的橫截面圖。
[0017] 圖7-9示出了在例如在圖6中示出的一個S0NN0S機構中的電荷保持和遷移。
[0018] 圖10示出了關于S0NN0S結構的能帶圖，其中，處于俘獲狀態(tài)（例如ETA、E TD)中的 儲存的電荷躍遷引起泄漏。
[0019] 圖11是S0N0N0S結構的橫截面圖。
[0020] 圖12-14示出了在例如在圖14中示出的一個S0N0N0S結構中的電荷保持和遷移。
[0021] 圖15示出了關于S0N0N0S結構的能帶圖，其中，處于俘獲狀態(tài)（例如ETA、E TD)中 的儲存的電荷躍遷引起泄漏。
[0022] 圖16A示出了包括分離電荷俘獲區(qū)的非平面多柵極設備。
[0023] 圖16B不出了圖16A的非平面多柵極設備的橫截面圖。
[0024] 圖17A和17B示出了包括分離電荷俘獲區(qū)和水平納米線溝道的非平面多柵極設 備。
[0025] 圖18A和18B示出了包括分離電荷俘獲區(qū)和垂直納米線溝道的非平面多柵極設 備。
[0026] 圖19A和19B示出了用于制造圖18A的非平面多柵極設備的柵極第一方案。
[0027] 圖20A和20B示出了用于制造圖18A的非平面多柵極設備的柵極最后方案。
[0028] 詳沭
[0029] 參考"一個實施例"或參考"實施例"不一定指的是相同的實施例，盡管它們可能 指的是相同的實施例。
[0030] 除非文中明確要求，否則整個說明書和權利要求書中，詞語"包括（comprise)"、 "包括（comprising) "等是解釋為包含的意思，而不是排它的或窮舉的意思；也就是說，是 "包括，但不限于"的意思。使用單數(shù)或復數(shù)的詞語也分別包括復數(shù)或單數(shù)。此外，詞語"本 文（herein)"，以上（above)"、"以下（below)"和類似含義的詞語，當在本申請中使用時， 指的是本申請作為整體并且不是本申請的任何特定的部分。當權利要求使用關于兩個或更 多項目的列表的詞語"或"時，該詞語覆蓋該詞語的所有以下的解釋：在列表中的任何項目， 在列表中的所有項目和在列表中的項目的任何組合。
[0031] 鍵
[0032] 電荷儲存電路可以被形成具有多個電荷儲存層，該多個電荷儲存層包括具有不同 濃度的氧、氮和/或硅的多個氮化物層。氮化物層可以包括至少頂部氮化物層和底部氮化 物層。至少底部氮化物層可以包括氮氧化硅（例如Si x0yNx)。層的化學計量組合物可以被 定制或被選擇使得下部氮化物或底部氮化物具有高的氧和硅含量，并且頂部氮化物層具有 高濃度硅和高濃度氮但低濃度氧以產(chǎn)生富硅氮化物或富硅氮氧化物。富硅和富氧底部氮化 物層減少儲存的電荷損失而不影響設備速度或在程序和擦除電壓之間的初始（壽命開始） 差。當在存儲設備中采用該結構時，富硅、貧氧頂部氮化物層增加了編程和擦除電壓之間的 差，從而提高設備速度、增加數(shù)據(jù)保持、以及延長設備的運行壽命。
[0033] 然而，該結構在電荷保持方面還是具有缺點。因此，可以在兩個氮化物層之間形成 中間氧化物層，形成包括被相對薄的氧化物層分開的兩個氮化物層的分離電荷俘獲區(qū)。在 一個實施例中，兩個氮化物層厚度大約相等。每個氮化物層可以是至少30iu中間氧化物 層可以是至少5A。關于工藝變化的一些容差也在考慮之內，例如±2iu -般而言，中間氧化 物層相對于兩個氮化物層將是薄的，其中"相對薄"指的是至少大約.75:1的比例。一個氮 化物層（底部層）可以更接近襯底、并且相對于其它的（上部）氮化物層是富氧的。
[0034] 用于制造這樣的半導體設備的一種工藝包括：在硅襯底上形成第一氧化物層；在 第一氧化物層上形成第一氮化物層；對第一氮化物層應用自由基氧化以形成第二氮化物 層；并且在第二氧化物層上形成第二氮化物層。通過改變工藝參數(shù)使第一氮化物層被制造 為相對于第二氮化物層富氧。例如，可以使用低壓CVD工藝形成每個氮化物層，該低壓CVD 工藝使用硅源、氮源和含氧氣體。使用合適的工藝參數(shù)，底部氮氧化物層可以形成是富硅和 富氧，而頂部氮化物層可以形成是富硅、富氮和貧氧。在一個實施例中，第一（下部）氮化 物層被形成為厚度在35A和50A之間，深度被氧化到在5A和20A之間，以形成中間氧 化物層，并且然后第二氮化物層被形成在中間氧化物層上方，其厚度在30A和60A之間。 在硅襯底上的第一（隧道）氧化物層的厚度可以被形成為大約i5-2〇A"再次，關于工藝變 化的一些容差也被考慮到，例如土2 A。
[0035] 第三氧化物層可以被形成在第二氮化物層上方,其厚度大約為40-50人的厚度, 并且多晶硅柵極層或金屬柵極層可以被形成第三氧化物層上方。
[0036] 多層電荷儲存結構
[0037] 圖6是示出了半導體存儲設備800的一部分的橫截面?zhèn)纫晥D的框圖。存儲設備 800包括S0NN0S柵極堆棧802,其包括在襯底108上的硅層的表面106上方形成的0ΝΝ0結 構804。設備800還包括對準柵極堆棧802并且被溝道1區(qū)112分開的一個或多個擴散區(qū) 110,例如源極區(qū)和漏極區(qū)。一般而言，S0NN0S結構802包括形成在0ΝΝ0結構804上并且與 0ΝΝ0結構804接觸的柵極層114。柵極114通過0ΝΝ0結構804與襯底108隔離。0ΝΝ0結 構804包括將柵極堆棧802與溝道區(qū)112隔離的薄的、下部氧化物層或遂道氧化物層116、 頂部或者阻擋氧化物層120、以及包括多個包含氮化物的層的多層電荷儲存層804。優(yōu)選 地，多層電荷儲存層804包括至少兩個氮化物層，其包括頂部氮化物層818和底部氮化物層 819。
[0038] 圖7-9示出了在例如在圖6中示出的一個S0NN0S結構中的電荷保持和遷移。電 荷陷阱被分布遍及氮化物層818、819,且分布在理想化學計量條件下是均勻的（圖7)。由 于ERASE (圖8)，空穴遷移朝向阻擋氧化物120。在編程后（圖9)，電子電荷在上部氮化物 層818的邊界累積，并且在下部氮化物層819的下部邊界存在較少的電荷的累積。這可能 導致低漏電流。盡管如此，由于在氮化物邊界的隧穿，該電荷分布可能導致電荷泄漏，如例 如在圖10中所示，其示出了在編程之后電荷可以怎樣在不同的俘獲的狀態(tài)（例如E ta、Etd) 之間躍遷以引起泄漏，
[0039] 氣化物分離多層電荷儲存結構
[0040] 圖11是示出了半導體存儲設備1500的橫截面?zhèn)纫晥D的框圖。存儲設備1500包 括S0N0N0S堆棧1502,其包括在襯底108的表面106上方形成的0Ν0Ν0結構1504。襯底 108包括對準柵極堆棧1502并且被溝道區(qū)112分開的一個或多個擴散區(qū)110,例如源極區(qū) 和漏極區(qū)。一般而言，S0N0N0S結構1502包括在0Ν0Ν0結構1504上形成并與0Ν0Ν0結構 1504接觸的多晶硅柵極層或金屬柵極層114。柵極114通過0Ν0Ν0結構1504與襯底108 分離或電氣隔離。0Ν0Ν0結構1504包括將堆棧1502從溝道區(qū)112分開或電氣隔離的薄的 下部氧化物層或隧穿氧化物層116、頂部或阻擋氧化物層120、以及包括多個包含氮化物的 層1518、1519的多層電荷儲存層1504。優(yōu)選地，多層電荷儲存層1504包括至少兩個氮化物 層，其包括頂部氮化物層1518、底部氮氧化物層1519、和中間體氧化物層1521。
[0041] 設備1500的各個層可以以一定的厚度被制造。本文描述了厚度的不同可能性，表 示可能的不同的實施例。一般而言，與兩個氮化物層相比較，中間氧化物層將相對薄。例如， 中間氧化物可以大約在5 A和20A之間。氮化物層可以彼此厚度相同或彼此厚度不同，但 是通常為至少大約30A。隨著工藝技術和材料科學的進步,在不久的將來，氮化物厚度低至 20A或許是可能的。
[0042] 圖12-14示出了在例如在圖11中示出的一個S0N0N0S結構中的電荷保持和遷移。 電荷陷阱被分布在兩個氮化物層1518、1519中，及中間氧化物層1521存在于一個地方不連 續(xù)（在氧化物層1521中形成很少陷阱或不形成陷阱）處。在頂部氮化物層1518中形成 大多數(shù)陷阱。在每個氮化物層內，陷阱分布在理想化學計量條件下或多或少是均勻的（圖 12)。由于ERASE (圖13)，空穴遷移朝向阻擋氧化物120,但是在頂部氮化物層1518中形成 大多數(shù)俘獲的空穴電荷。在編程后，電子電荷在上部氮化物層1518的邊界累積（圖14)， 并且在下部氮化物層1519的下部邊界存在較少的電荷累積。此外，由于中間氧化物1521， 實質上減少了在上部氮化物層1518中被俘獲的電子電荷隧穿的可能性。與在圖1和圖6 中示出的結構相比，這可能導致低漏電流。該電荷分布顯著降低從上部氮化物層隧穿的可 能性，如例如在圖15中的能帶圖中所示，其示出了在編程之后當它們在不同的俘獲的狀態(tài) (例如E TA、ETD)之間躍遷時電荷遇到的隧穿的障礙。
[0043] 制誥摶術
[0044] 形成具有優(yōu)異的電荷保持的S0N0S結構的工藝開始于形成在襯底上方的0N0結構 的第一氧化物層，例如隧穿氧化物層。襯底可以是，例如多晶硅或硅表面的鍺襯底。接著， 多層電荷儲存結構的第一氮化物層在第一氧化物層上形成。該第一或底部氮化物層可以， 例如通過CVD工藝形成，該CVD工藝包括成比例和以定制的流速的Ν 20/ΝΗ3和DCS/NH3氣 體混合物以提供富硅和富氧氮氧化物層。然后，使用自由基氧化將第一氮化物層氧化到選 定的深度。這形成了中間氧化物層。例如在l〇〇〇-ll〇〇°C的溫度使用單個晶片工具，或在 800-900°C的溫度使用批量反應器工具，可以執(zhí)行自由基氧化。對于批量處理，在300-500 托爾的壓力下可以采用H 2氣體和02氣體的混合物，或在10-15托爾的壓力下使用單個蒸汽 工具可以采用H2氣體和0 2氣體的混合物，使用單個晶片工具持續(xù)采用1-2分鐘的時間，或 使用批量處理持續(xù)采用30分鐘-1小時的時間。
[0045] 多層電荷儲存結構的第二氮化物層然后在中間氧化物層上形成。第二氮化物層具 有不同于第一（下部）氮化物層的化學計量組合物的氧、氮、和/或硅的化學計量組合物。 第二氮化物層可以通過CVD工藝形成或沉積，該CVD工藝使用包括成比例和以定制的流速 的005/順3和隊0/順 3氣體混合物的工藝氣體以提供富硅、貧氧頂部氮化物層。最后，ΟΝΟ 結構的第二氧化物層在第二氮化物層的表面上形成。該頂部或阻擋氧化物層可以通過任何 合適的方式形成或沉積。在一個實施例中，頂部氧化物是以ΗΤ0 CVD工藝沉積的高溫氧化 物?？蛇x地，頂部氧化物層或阻擋氧化物層可以被熱生長，然而要理解的是，在該實施例中， 因為在熱生長阻擋氧化物層的過程期間，頂部氮化物中的一些將被有效消耗或氧化，故頂 部氮化物厚度可以被調整或增加。第三選擇是使用自由基氧化將頂部氮化物層氧化到選定 的深度。
[0046] 在一些實施例中，通過在CVD工具的一個腔中形成隧穿氧化物層，然后在CVD工具 的第二腔中形成底部氮氧化物層，然后在第一腔中自由基氧化下部氮氧化物層，然后在第 二腔中沉積更多的氮化物，然后在第一腔中再次自由基氧化第二氮化物層，從而使用兩腔 工藝形成半導體設備，來執(zhí)行制造是可能的。
[0047] 制造還可以包括在第二氧化物層的表面上形成或沉積包含硅的層以完成S0N0S 堆棧。包含硅的層可以是例如通過CVD工藝沉積以形成S0N0S晶體管或設備的控制柵極的 多晶硅層。在一些實施例中，金屬可以取代多晶硅沉積。
[0048] 一般而言，襯底108可以包括包含硅、硅-鍺、硅-絕緣體，或硅-藍寶石襯底的任 何已知的基于硅的半導體材料?？蛇x地，襯底108可以包括在例如砷化鎵、鍺、氮化鎵或磷 化錯的非基于娃的半導體材料上形成的娃層。優(yōu)選地，襯底108是摻雜的娃襯底或未摻雜 的硅襯底。
[0049] 下部氧化物層或隧穿氧化物層116通常包括從大約15Α到大約22Α的相對薄 的二氧化硅（Si〇 2)層，并且更加優(yōu)選的是大約18-20Α，具有一些工藝變化（例如±iA )。 隧穿氧化物層116可以通過任何合適的方式被形成或沉積，包括例如使用化學蒸汽沉積 (CVD)熱生長或沉積。在一個實施例中，使用蒸汽退火形成或生長隧穿氧化物層。這涉及濕 式氧化工藝，其中襯底108放置在沉積或處理腔中，加熱到從大約700°C到大約850°C的溫 度，并且暴露到濕式蒸汽基于完成的隧穿氧化物層116的所期望的厚度而選定的一個預定 的時間段。示例性處理時間從大約5分鐘到大約20分鐘?？梢栽诖髿鈮合禄蛟诘蛪合?，或 在常壓條件下使用干式工藝、使用分批或單個晶片工具執(zhí)行氧化。
[0050] 多層電荷儲存結構通常包括至少兩個氮化層，其具有硅、氧和氮的不同組合物，以 及在這兩個氮化物層之間的中間氧化物層。在優(yōu)選的實施例中，以使用例如烷（SiH 4)、氯 硅烷（SiH3Cl)、二氯硅烷（SiH2C12)、四氯硅烷（SiC14)或二-叔丁基氨基硅烷（BTBAS)的 硅源、例如氮氣（N2)、氨（順 3)、三氧化氮（N03)或一氧化二氮（N20)的氮源、以及例如氧氣 (〇 2)或隊0的含氧的氣體的低壓CVD工藝形成或沉積氮化物層?？蛇x地，可以使用其中氫 已經(jīng)被氘取代的氣體，該氣體包括例如代替NH 3的氘化氨（ND3)。氘取代氫有利地在氧化硅 接口鈍化Si懸空鍵，從而增加設備的耐久性。
[0051] 例如，通過將襯底108放置在沉積腔中并且引入包含N20、NH3和DCS的工藝氣體， 同時保持腔在從大約5毫托（mT)到大約500mT的壓力，和保持襯底在從大約700°C到大約 850°C的溫度，并且更加優(yōu)選地，在至少約780°C的溫度，在從大約2. 5分鐘到大約20分鐘 的時間段，下部氮氧化物層819或底部氮氧化物層1519可以被沉積在隧穿氧化物層116上 方。工藝氣體可以包括以從大約8 :1到大約1 :8的比例混合的N20和NH3的第一氣體混合 物和以從大約1 :7到大約7 :1比例混合的DCS和NH3的第二氣體混合物，并且可以以從大 約5到大約200標準立方厘米每分鐘（seem)的流速引入。在這些條件下制造的或沉積的 層產(chǎn)生富硅、富氧的底部氮氧化物層819,這在編程和擦除之后減少電荷損耗率，其可能表 現(xiàn)為在保持模式中的小的電壓漂移。
[0052] 可以用CVD工藝在從大約5mT到大約500mT的腔壓下，并且在從大約700°C到大約 850°C的襯底溫度下，而更加優(yōu)選地在至少大約780°C，在從大約2. 5分鐘到大約20分鐘的 時間段，來沉積頂部氮化物層818、1518,該CVD工藝使用包括N20、NH3和DCS的工藝氣體。 工藝氣體可以包括以從大約8:1到大約1:8的比例混合的N 20和NH3的第一氣體混合物、和 以從大約1:7到大約7:1的比例混合的DCS和NH 3的第二氣體混合物，并且工藝氣體可以 以從大約5sccm到大約20sccm的流速被引入。在這些條件下產(chǎn)生的或沉積的層產(chǎn)生富娃、 富氮、和貧氧頂部氮化物層818、1518。
[0053] 優(yōu)選地，在形成中間氧化物層之后，頂部氮化物層818、1518被依次沉積在所使用 的相同的工藝腔中，以形成底部氮氧化物層819、1519,而不改變在底部氮氧化物層819、 1519的沉積期間襯底108被加熱到的溫度。在一個實施例中，頂部氮化物層818U518順序 沉積，接著是通過以下方式來沉積底部氮氧化物層819U519 :(1)通過底部氮氧化物層的 自由基氧化，移動到不同的工藝腔以形成中間氧化物層，（2)返回到所使用的工藝腔以形成 底部氮氧化物層并且減少Ν 20/ΝΗ3氣體混合物相對于DCS/NH3氣體混合物的流速以提供期 望的氣體混合物的比例以產(chǎn)生富硅、富氮、和貧氧頂部氮化物層818、1518。
[0054] 底部氮氧化物層819U519的合適的厚度可以從大約30A到大約80A (具有 一些允許的容差，例如± 10A)，其中大約5-20A可能被自由基氧化消耗以形成中間氧化物 層。頂部氮化物層818U518的合適的厚度可以是至少30A。在某些實施例中，上部氮化物 層可以形成高達丨30A厚度，其中30-70A可能被自由基氧化消耗以形成頂部氧化物層。在 一些實施例中，在底部氮氧化物層和頂部氮化物層之間的厚度的比例是大約1 :1，但是其 它的比例也是可能的。
[0055] 頂部氧化物層120包括相對厚度從大約30人到大約70人（并且更加優(yōu)選的是大 約40-50A)的31〇 2層。頂部氧化物層120可以通過任何合適的方式形成或沉積，包括，例 如使用CVD熱生長或沉積。在一個實施例中，頂部氧化物層120是使用CVD工藝沉積的高 溫氧化物（ΗΤ0)。該沉積工藝包括在沉積腔中在從約50mT到約1000mT的壓力下、在從大 約10分鐘到大約120分鐘的時間段將襯底108暴露給例如硅烷、氯硅烷、或二氯甲硅烷的 硅源和例如〇 2或N20的含氧氣體，同時保持襯底在從大約650°C到大約850°C的溫度。
[0056] 可以通過氧化頂部氮化物層818、1518形成頂部氧化物層120。這可以在所使用的 相同的腔中完成以形成氮化物層116、818、819。在兩腔工具中的第一腔中可以形成氮化物 層818、819、1518、1519,并且在兩腔工具中的第二腔中可以形成氧化物層116、1521、120。 合適的工具包括例如可從加利福尼亞的斯科茨谷的AVIZA技術購得的0N0 AVP。
[0057] 盡管以上示出和描述為具有兩個氮化物層，即頂部層和底部層，本發(fā)明不限于此， 并且多層電荷儲存結構可以包括數(shù)量為η的氮化物層，氮化物層中的任何層或所有層可以 具有氧、氮和/或硅的不同的化學計量組合物。特別地，多層電荷儲存結構具有高達五個氮 化物層，且可能多于五個的氮化物層，該氮化物層中的每層具有不同的化學計量組合物是 預期的。這些層中的至少一些層將被一個或多個相對薄的氧化物層與其它層分離。然而， 本領域的技術人員應當理解，通常期望利用盡可能少的層以實現(xiàn)期望的結果，減少生產(chǎn)設 備必須的工藝步驟，并且從而提供更簡單和更可靠的制造工藝。此外，因為控制更少層的尺 寸的化學計量組合物和尺寸更加簡單，故利用盡可能少的層還導致更高的產(chǎn)量。
[0058] 還應當理解，盡管適用于作為在S0N0S存儲設備中的S0N0S堆棧的一部分，本發(fā)明 的結構和方法并不限于此，并且0Ν0結構可以在任何半導體技術中使用或與任何半導體技 術一起使用，或在需要電荷儲存或介電層或堆棧的任何設備中使用，包括，例如，在分離柵 極閃存、TaNOS堆棧中，在1Τ (晶體管）S0N0S單元、2Τ S0N0S單元、3Τ S0N0S單元、局部2位 單元中、和在多級編程或單元中使用而不脫離本發(fā)明的范圍。
[0059] 相比于先前和常規(guī)方法，根據(jù)本發(fā)明的實施例形成的0N0結構和方法的優(yōu)點，包 括：（i)使用通過將氮化物層分成多個薄膜或層的并且定制貫穿每層的氧、氮和硅輪廓的 及具有減少電荷隧穿的可能性的中間氧化物層的結構來增加在存儲設備中的數(shù)據(jù)保持能 力；（ii)增加存儲設備的速度而不影響數(shù)據(jù)保持的能力；（iii)在至少大約125°C的溫度 使用本發(fā)明的實施例的0N0結構，滿足或超出存儲設備規(guī)范的數(shù)據(jù)保持和速度的能力；和 (iv)提供100, 〇〇〇次循環(huán)或更多的重型程序擦除循環(huán)。
[0060] 實施和可詵方案
[0061] 另一個方面，本公開涉及多柵極或多柵極表面存儲設備和制造所述多柵極或多柵 極表面存儲設備的方法，多柵極或多柵極表面存儲設備包括覆蓋在襯底的表面上或之上形 成的溝道的兩側或多于兩側的電荷俘獲區(qū)。多柵極設備包括平面設備和非平面設備兩者。 平面多柵極設備（未示出）通常包括雙柵極設備，其中大量第一層被沉積以在隨后形成的 溝道的下面形成第一柵極，并且大量第二層被沉積在其上以形成第二柵極。非平面多柵極 設備通常包括在襯底的表面上或之上形成的、并且被柵極在三個側面或多于三個側面上包 圍的水平的溝道或垂直的溝道。
[0062] 圖16A示出了包括電荷俘獲區(qū)的非平面多柵極存儲設備的一個實施例。參考圖 16A，存儲設備1600通常指的是finFET，其包括由覆蓋在襯底1606上的表面1604的半導體 材料的薄膜或層形成的溝道1602,其連接存儲設備的源極1608和漏極1610。溝道1602被 鰭片在三個側面上包圍，鰭片形成設備的柵極1612。柵極1612的厚度（從源極到漏極的方 向測量的）確定設備的有效溝道長度。
[0063] 根據(jù)本公開，圖16A的非平面多柵極存儲設備1600可以包括分離電荷俘獲區(qū)。圖 16B是圖16A的非平面存儲設備的一部分的橫截面圖，其包括襯底1606、溝道1602和柵極 1612的一部分，示出了分離電荷俘獲區(qū)1614。柵極1612還包括覆蓋凸起的溝道1602的隧 道氧化物1616、阻擋介質1618和覆蓋阻擋層的金屬柵極層1620以形成存儲設備1600的 控制柵極。在一些實施例中，摻雜的多晶硅可以取代金屬被沉積，以提供多晶硅柵極層。溝 道1602和柵極1612可以直接在襯底1606上形成或直接在絕緣層或介電層1622上形成， 例如在襯底上或上方形成的襯底的埋氧化物層。
[0064] 參考圖16B，分離電荷俘獲區(qū)1614包括至少一個下部或底部電荷俘獲層1624和覆 蓋底部電荷俘獲層的上部或頂部電荷俘獲層1626,下部或底部電荷俘獲層1624包括更靠 近隧道氧化物1616的氮化物。通常，頂部電荷俘獲層1626包括富硅、貧氧氮化物層并且包 括分布在多個電荷俘獲層中的大多數(shù)電荷陷講，而底部電荷俘獲層1624包括富氧氮化物 或氮氧化硅，并且相對于頂部電荷俘獲層是富氧的以減少在其中電荷陷阱的數(shù)量。所謂富 氧是指其中在底部電荷俘獲層1624中的氧的濃度是從大約15 %到大約40%，而在頂部電 荷俘獲層1626中的氧的濃度是小于約5%。
[0065] 在一個實施例中，阻擋介質1618還包括例如ΗΤ0的氧化物以提供0ΝΝ0結構。溝 道1602和覆蓋的0ΝΝ0結構可以直接在硅襯底1606上形成并且覆蓋有摻雜的多晶硅柵極 層1620以提供S0NN0S結構。
[0066] 在一些實施例中，例如在圖16B中所示，分離電荷俘獲區(qū)1614還包括至少一個薄 的中間體或反隧穿層1628，其包含例如氧化物的介質，該至少一個薄的中間體或反隧穿層 1628將頂部電荷俘獲層1626與底部電荷俘獲層1624分開。反隧穿層1628實質上減少了 在從隧道進入底部氮化物層1624編程期間在上部氮化物層1626的邊界累積的電子電荷的 可能性，導致比在圖1和圖6中示出的結構的漏電流更低的漏電流。
[0067] 正如以上描述的實施例，底部電荷俘獲層1624和頂部電荷俘獲層1626的一者或 兩者可以包括氮化硅或氮氧化硅，并且可以例如通過CVD工藝來形成，該CVD工藝包括成比 例和以定制的流速的Ν 20/ΝΗ3和DCS/NH3氣體混合物以提供富硅和富氧氮氧化物層。多層 電荷儲存結構的第二氮化物層然后在中間氧化物層上形成。頂部電荷俘獲層1626具有不 同于底部電荷俘獲層1624的化學計量化合物的氧、氮和/或硅的化學計量化合物，并且還 可以通過CVD工藝形成沉積，該CVD工藝使用包括成比例和以定制的流速的DCS/NH 3和N20/ NH3氣體混合物的工藝氣體以提供富硅、貧氧頂部氮化物層。
[0068] 在包括包含氧化物的中間體或反隧穿層1628的那些實施例中，反隧穿層可以通 過使用自由基氧化將底部氮氧化物層氧化到選定的深度來形成?？梢岳缭趌〇〇〇-ll〇〇°C 的溫度使用單個晶片工具、或在800-900°C的溫度使用批量反應器工具來執(zhí)行自由基氧化。 可以針對批量處理在300-500托爾的壓力下，或在使用單個蒸汽工具的10-15托爾的壓力 下采用H 2氣體和02氣體的混合物，使用單個晶片工具持續(xù)采用1至2分鐘的時間、或使用 批量處理持續(xù)采用30分鐘至1小時的時間。
[0069] 最后，在包括包含氧化物的阻擋介質1618的那些實施例中，氧化物可以通過任何 合適的方式被形成或沉積。在一個實施例中，阻擋介質1618的氧化物是以ΗΤ0 CVD工藝被 沉積的高溫氧化物?？蛇x地，阻擋介質1618或阻擋氧化物層可以是熱生長的，然而應當理 解的是，在該實施例中，頂部氮化物厚度可以被調整或增加，因為在熱生長阻擋氧化物層的 工藝期間頂部氮化物中的一些將被有效消耗或氧化。第三選擇是使用自由基氧化將頂部氮 化物層氧化到選定的深度。
[0070] 底部電荷俘獲層1624的合適的厚度可以從大約30A到大約80A (具有一些允許 的偏差，例如±1〇Α)，其中大約5-20A可以被自由基氧化消耗以形成反隧穿層1628。頂部 電荷俘獲層1626的合適的厚度可以是至少30Ju在某些實施例中，頂部電荷俘獲層1626可 以形成高達130Λ的厚度，其中30-70A可以被自由基氧化消耗以形成阻擋介質1618。在 一些實施例中，在底部電荷俘獲層1624和頂部電荷俘獲層1626之間的厚度的比例是大約 1 :1，但是其它的比例也是可能的。
[0071] 在其它的實施例中，頂部電荷俘獲層1626和阻擋介質1618中的一者或兩者可以 包括高K介質。合適的高K介質包括例如HfSiON、HfSiO或HfO的基于鉿的材料、或例如 ZrSiON、ZrSiO或ZrO的基于鋯的材料、和例如Y203的基于釔的材料。
[0072] 在圖17Α和17Β中示出的另一個實施例中，存儲設備可以包括由覆蓋在襯底上的 表面的半導體材料的薄膜形成的納米線溝道，其連接存儲設備的源極和漏極。所謂納米線 溝道指的是在結晶硅材料的薄帶中形成的導電溝道，其具有大約10納米（nm)或更少的最 大橫截面尺寸，并且更加優(yōu)選的少于約6nm?？蛇x地，溝道可以形成具有相對于溝道的長軸 的〈100>表面結晶取向。
[0073] 參考圖17A，存儲設備1700包括水平納米線溝道1702,其由在襯底1706上的表面 上或覆蓋在襯底1706上的表面的半導體材料的薄膜或層形成，該水平納米線溝道1702連 接存儲設備的源極1708和漏極1710。在示出的實施例中，設備具有環(huán)繞柵極（GAA)結構， 其中納米線溝道1702被設備的柵極1712在所有的側面上包圍。柵極1712的厚度（在從 源極到漏極的方向測量的）確定設備的有效溝道長度。
[0074] 根據(jù)本公開，圖17A的非平面多柵極存儲設備1700可以包括分離電荷俘獲區(qū)。圖 17B是圖17A的非平面存儲設備的一部分的橫截面圖，其包括襯底1706、納米線溝道1702 和柵極1712的一部分，示出了分離電荷俘獲區(qū)。參考圖17B，柵極1712包括覆蓋納米線溝 道1702的隧道氧化物1714、分離電荷俘獲區(qū)、阻擋介質1716和覆蓋阻擋層的柵極層1718 以形成存儲設備1700的控制柵極。柵極層1718可以包括金屬或摻雜的多晶硅。分離電荷 俘獲區(qū)包括至少一個內部電荷俘獲層1720和外部電荷俘獲層1722,內部電荷俘獲層1720 包括更靠近隧道氧化物1714的氮化物，外部電荷俘獲層1722覆蓋內部內涵俘獲層。通常， 外部電荷俘獲層1722包括富硅、貧氧氮化物層并且包括在多個電荷俘獲層中分布的大多 數(shù)電荷陷阱，而內部電荷俘獲層1720包括富氧氮化物或氮氧化硅，并且相對于外部電荷俘 獲層是富氧的以減少其中電荷陷阱的數(shù)量。
[0075] 在例如所示的一些實施例中，分離電荷俘獲區(qū)還包括至少一個薄的中間體或反隧 穿層1724,其包括例如氧化物的介質，至少一個薄的中間體或反隧穿層1724將外部電荷俘 獲層1722與內部電荷俘獲層1720分開。反隧穿層1724實質上減少了在編程從隧道進入 內部電荷俘獲層1720期間在外部電荷俘獲層1722的邊界累積的電子電荷的可能性，導致 更低的泄漏電流。
[0076] 正如以上描述的實施例，內部電荷俘獲層1720和外部電荷俘獲層1722中的一者 或兩者可以包括氮化硅或氮氧化硅，并且可以例如通過CVD工藝形成，該CVD工藝包括成比 例和以定制的流速的Ν 20/ΝΗ3和DCS/NH3氣體混合物以提供富硅和富氧氮氧化物層。多層 電荷儲存結構的第二氮化物層然后在中間氧化物層上形成。外部電荷俘獲層1722具有不 同于內部電荷俘獲層1720的化學計量組合物的氧、氮和/或硅的化學計量組合物，并且可 以通過CVD工藝被形成或沉積，該CVD工藝使用包括成比例和以定制的流速的DCS/NH 3和 Ν20/ΝΗ3氣體混合物的工藝氣體以提供富硅、貧氧頂部氮化物層。
[0077] 在包括包含氧化物的中間體或反隧穿層1724的那些實施例中，反隧穿層可以通 過氧化內部電荷俘獲層1720形成到使用自由基氧化選定的深度。例如在1000-1100°C的溫 度使用單個晶片工具或在800-900°C的溫度使用批量反應器工具可以執(zhí)行自由基氧化。對 于批量處理，可以在300-500托爾的壓力下采用H2和02氣體的混合物，或在10-15托爾的 壓力下使用單個蒸汽工具，使用單個晶片工具1-2分鐘的時間、或使用批量處理30分鐘-1 小時的時間。
[0078] 最后，在其中阻擋介質1716包括氧化物的那些實施例中，氧化物可以通過任何合 適的方式形成或沉積。在一個實施例中，阻擋介質1716的氧化物是以ΗΤ0 CVD工藝被沉積 的高溫氧化物?？蛇x地，阻擋介質1716或阻擋氧化物層可以是熱生長的，然而應當理解的 是，在該實施例中因為在熱生長阻擋氧化物層的工藝期間頂部氮化物中的一些將被有效消 耗或氧化，所以外部電荷俘獲層1722的厚度可能需要被調整或增加。
[0079] 內部電荷俘獲層1720的合適的厚度可以從大約30A到大約80A (具有一些允 許的偏差，例如±1〇Α)，其中大約5-20A可以被自由基氧化消耗以形成反隧穿層1724。外 部電荷俘獲層1722的合適的厚度可以是至少3〇Λ β在某些實施例中，外部電荷俘獲層1722 可以形成高達130Α的厚度，其中30-70Α可以被自由基氧化消耗以形成阻擋介質1716。 在一些實施例中，內部電荷俘獲層1720和外部電荷俘獲層1722之間的厚度的比值是大約 1 :1，但是其它的比例也是可能的。
[0080] 在其它的實施例中，外部電荷俘獲層1722和阻擋介質1716中的一者或兩者可 以包括高Κ介質。合適的高Κ介質包括例如HfSiON、HfSiO或HfO的基于鉿的材料、例如 ZrSiON、ZrSiO或ZrO的基于鋯的材料、和例如Y203的基于釔的材料。
[0081] 在另一個實施例中，存儲設備是非平面設備或包括非平面設備，其包括在半導體 材料上形成的或由半導體材料形成的垂直納米線溝道，其在襯底上的大量導電的、半導電 層上或從在襯底上的大量導電的、半導電體的層凸出。在圖18Α中的剖切面中所示的該 實施例的一個變體中，存儲設備1800包括在半導體材料的圓筒中形成的垂直納米線溝道 1802,該垂直納米線溝道1802連接設備的源極1804和漏極1806。溝道1802被隧道氧化 物1808、電荷俘獲區(qū)1810、阻擋層1812和覆蓋阻擋層的柵極層1814圍繞以形成存儲設備 1800的控制柵極。溝道1802可以包括在半導體材料的實質上固體圓筒的外層中的環(huán)形區(qū)， 或可以包括在介質填充材料的圓筒上方形成的環(huán)形區(qū)。正如以上描述的水平納米線，溝道 1802可以包括多晶硅或再結晶的多晶硅以形成單晶溝道。可選地，其中溝道1802包括晶體 硅，溝道可以形成以具有相對于溝道的長軸的〈1〇〇>表面結晶取向。
[0082] 在例如圖18Β中所示的一些實施例中，電荷俘獲區(qū)1810可以是分離電荷俘獲區(qū)， 其包括至少第一或內部電荷俘獲層1816和第二或外部電荷俘獲層1818,第一或內部電荷 俘獲層1816最靠近隧道氧化物1808?？蛇x地，第一電荷俘獲層和第二電荷俘獲層可以被中 間體氧化物或反隧穿層1820分開。
[0083] 正如以上描述的實施例，第一電荷俘獲層1816和第二電荷俘獲層1818中的一者 或者兩者可以包括氮化硅或氮氧化硅，并且可以例如通過CVD工藝形成，該CVD工藝包括成 比例和以定制的流速的Ν 20/ΝΗ3和DCS/NH3氣體混合物以提供富硅和富氧氮氧化物層。
[0084] 最后，第_電荷俘獲層1818和阻擋層1812中的一者或兩者可以包括商K介質，例 如 HfSiON、HfSiO、HfO,、ZrSiON、ZrSiO、ZrO 或 Y203。
[0085] 第一電荷俘獲層1816的合適的厚度可以從大約3〇A到大約8〇A (具有一些允許 的偏差，例如± 10A)，其中大約5A至20A可以被自由基氧化消耗以形成反隧穿層1820。 第二電荷俘獲層1818的合適的厚度可以是至少30A,并且阻擋介質1812的合適的厚度可 以從大約30A至70A,
[0086] 可以使用柵極第一方案或柵極最后方案制造圖18A的存儲設備1800。圖19A-F 示出了用于制造圖18A的非平面多柵極設備的柵極第一方案。圖20A-F示出了用于制造圖 18A的非平面多柵極設備的柵極最后方案。
[0087] 參考圖19A，在柵極第一方案中，例如阻擋氧化物的第一或下部介電層1902在例 如在襯底1906中的源極和漏極的第一摻雜擴散區(qū)1904上方形成。柵極層1908被沉積在 第一介電層1902上方以形成設備的控制柵極，并且在其上形成第二或上部介電層1910。正 如以上描述的實施例，第一介電層1902和第二介電層1910可以通過CVD、自由基氧化被沉 積或通過氧化下層或襯底的一部分來形成。柵極層1908可以包括通過CVD沉積的金屬或 通過CVD沉積的摻雜的多晶硅。通常柵極層1908的厚度是從大約40至50A，并且第一介 電層1902和第二介電層1910的厚度是從大約20至80A。
[0088] 參考圖19B，第一開口 1912蝕刻通過上覆的柵極層1908、和第一介電層1902和第 二介電層1910到在襯底1906中的擴散區(qū)1904。接著，包含隧道氧化物1914、電荷俘獲區(qū) 1916、和阻擋介質1918的層被順序沉積在開口中，并且上部介電層1910的表面平面化以產(chǎn) 生圖19C中示出的中間體結構。
[0089] 盡管未示出，應當理解的是，如在以上描述的實施例中，電荷俘獲區(qū)1916可以包 括分離電荷俘獲區(qū)，其包括至少一個下部或底部電荷俘獲層和上部或頂部電荷俘獲層，下 部或底部電荷俘獲層更靠近隧道氧化物1914,上部或頂部電荷俘獲層覆蓋底部電荷俘獲 層。通常頂部電荷俘獲層包括富硅、貧氧氮化物層并且包括在多個電荷俘獲層中分布的大 多數(shù)電荷陷阱，而底部電荷俘獲層包括富氧氮化物或氮氧化硅，并且相對于頂部電荷俘獲 層是富氧的以減少其中電荷陷阱的數(shù)量。在一些實施例中，分離電荷俘獲區(qū)1916還包括至 少一個薄的中間層或反隧穿層，其包含例如氧化物的介質，該至少一個薄的中間層或反隧 穿層將頂部電荷俘獲層與底部電荷俘獲層分開。
[0090] 接著，第二開口或溝道開口 1920被各向異性蝕刻通過隧道氧化物1914、電荷俘獲 區(qū)1916和阻擋介質1918,圖19D。參考圖19E，半導體材料1922被沉積在溝道開口中以在 其中形成垂直溝道1924。垂直溝道1924可以包括在半導體材料的實質上固體圓筒的外層 中的環(huán)形區(qū)，或如在圖19E中所示，可以包括圍繞介質填充材料1926的圓筒的分離的層半 導體材料1922。
[0091] 參考圖19F，上部介電層1910的表面被平面化并且半導體材料1928的層包括在其 中形成的沉積在上部介電層上方的第二摻雜的擴散區(qū)1930(例如源極和漏極）以形成示出 的設備。
[0092] 參考圖20,在柵極最后方案中，例如氧化物的介電層2002被形成在襯底2006上 的表面上的犧牲層2004上方，開口蝕刻通過介質和犧牲層，并且垂直溝道2008在其中形 成。正如以上描述的實施例，垂直溝道2008可以包括在例如多晶硅或單晶硅的半導體材料 2010的實質上固體圓筒的外層中的環(huán)形區(qū)，或可以包括圍繞介質填充材料的圓筒的分離的 層半體電材料（未示出）。介電層2002可以包括例如氧化硅的能夠將隨后形成的存儲設備 1800的柵極層與上覆的電活性層或另一個存儲設備電氣隔離的任何合適的介質材料。犧牲 層2004可以包括任何合適的材料，其可以相對于介電層2002、襯底2006、和垂直溝道2008 的材料具有高選擇性而蝕刻或移除。
[0093] 參考圖20B，第二開口 2012被蝕刻通過蝕刻通過介電層2002和犧牲層2004到襯 底1906,并且犧牲層2004被蝕刻或移除。犧牲層2004可以包括任何合適的材料，其可以相 對于介電層2002、襯底2006和垂直溝道2008的材料具有高選擇性而蝕刻或移除。在一個 實施例中，犧牲層2004包括可以通過緩沖氧化物蝕刻（Β0Ε蝕刻）而被移除的二氧化硅。
[0094] 參考圖20C和20D，隧道氧化物2014、電荷俘獲區(qū)2016和阻擋介質2018的層被順 序沉積在開口中，并且介電層2002的表面平面化以產(chǎn)生圖20C和20D中示出的中間體結 構。在一些實施例中，例如在圖20D中所示，電荷俘獲區(qū)2016可以是分離電荷俘獲區(qū)，其包 括至少第一或內部電荷俘獲層2016a和第二或外部電荷俘獲層2016b，至少第一或內部電 荷俘獲層2016a最靠近隧道氧化物2014?？蛇x地，第一電荷俘獲層和第二電荷俘獲層可以 被中間體氧化物或反隧穿層2020分開。
[0095] 接著，柵極層2022被沉積到第二開口 2012中，并且上部介電層2002的表面被平 面化以產(chǎn)生在圖20E中示出的中間體結構。正如以上描述的實施例，柵極層2022可以包括 被沉積的金屬或摻雜的多晶硅。最后，開口 2024被蝕刻通過柵極層2022以形成分離的存 儲設備2026的控制柵極。
[0096] "邏輯"指的是可以被應用而影響設備的操作的信號和/或信息。軟件、硬件和固 件是邏輯的示例。硬件邏輯可以以電路來實施。一般而言，邏輯可以包括軟件、硬件和/或 固件的組合。
[0097] 本文描述的電荷保持設備的實施例可以用邏輯電路來實施以充當機器存儲器。本 領域技術人員將理解的是，存在可以實施所描述的結構的不同的邏輯實施方式，并且優(yōu)選 的媒介將隨著其中工藝被配置的環(huán)境而變化。例如，如果實施者確定速度和精度是最重要 的，那么實施者可以選擇硬件和/或固件媒介；可選地，如果靈活性是最重要，那么實施者 可以選擇單獨的軟件實施方式；或，而又可選地，實施者可以選擇硬件、軟件、和/或固件的 某種組合。因此，存在可以實施本文描述的設備的很多的媒介，其中沒有一個媒介是固定優(yōu) 于其它媒介的，因為任何將被利用的媒介是基于媒介將被配置的環(huán)境而被選擇的，并且任 何實施者的特定的關注（例如速度、靈活性、或可預測性）可能有所不同。本領域的技術人 員將認識到，實施方式的可選擇的方面可以包括可定向選擇的硬件、軟件、和或固件。
[0098] 前面的詳細描述已經(jīng)通過使用框圖、流程圖、和/或示例闡述了設備和/或工藝的 各個實施例。這樣的框圖、流程圖和/或示例的范圍之內包括一個或多個功能和/或操作， 被本領域技術人員將理解的是，在這樣的框圖、流程圖、或示例范圍內的每個功能和/或操 作可以通過寬范圍的硬件、軟件、固件、或實際上它們的任意組合來單獨地和/或共同地實 施。
[0099] 本文描述的結構的實施例可以以專用集成電路（ASIC)、現(xiàn)場可編程門陣列 (FPGA)、中央處理單元（CPU)、數(shù)字信號處理器（DSP)或其它的集成形式來實施。然而，本領 域技術人員將認識到，出于儲存運行在一個或多個計算機上的數(shù)據(jù)和/或程序（例如，如， 在一個或多個計算機系統(tǒng)上運行的一個或多個程序）的目的，本文公開的實施例的某些方 面可以整個地或部分地在專用存儲電路中等價實施，所述數(shù)據(jù)和/或程序猶如在一個或多 個處理器上運行的一個或多個程序（例如，如在一個或多個微處理器上運行的一個或多個 程序）、猶如固件，或猶如實際上它們的任意組合。
[0100] 在一般意義上，本領域技術人員將認識到的是，可以通過寬范圍的電路單獨地和/ 或共同地實施本文描述的各個結構。如本文使用的"電路（electrical circuitry)"包括 但不限于，具有至少一個分立電路的電路、具有至少一個集成電路的電路、具有至少一個 專用集成電路的電路、形成通過計算機程序配置的通用計算設備的電路（例如通過計算機 程序配置的通用計算機，其至少部分執(zhí)行本文描述的過程和/或設備，或被計算機程序配 置的微處理器，其至少部分執(zhí)行本文描述的過程和/或設備）、形成存儲設備的電路（例如， 隨機存取存儲器的形式）、和/或形成通信設備的電路（例如，調制解調器、通信交換機、或 光電設備）。
[0101] 本領域的技術人員將認識到的是，在本文所闡述的形式中，以本領域常見的方式 描述設備和/或工藝、并且隨后使用標準工程實踐以集成這樣描述的設備和/或工藝到更 大的系統(tǒng)中。也就是說，在沒有實踐不當?shù)那闆r下，本文描述的設備和/或工藝的至少一部 分可以被集成到網(wǎng)絡處理系統(tǒng)中。
【權利要求】
1. 一種存儲設備，包括： 溝道，所述溝道由覆蓋襯底上的表面的半導體材料的薄膜形成，所述溝道連接所述存 儲設備的源極和漏極； 隧道氧化物，所述隧道氧化物覆蓋所述溝道； 分離電荷俘獲區(qū)，所述分離電荷俘獲區(qū)覆蓋所述隧道氧化物，所述分離電荷俘獲區(qū)包 括底部電荷俘獲層和頂部電荷俘獲層，所述底部電荷俘獲層包括更靠近于所述隧道氧化物 的氮化物，其中所述底部電荷俘獲層被包括氧化物的薄的反隧穿層從所述頂部電荷俘獲層 分開。
2. 根據(jù)權利要求1所述的存儲設備，其中，所述頂部電荷俘獲層包括富硅、貧氧氮化 物，所述底部電荷俘獲層包括富氧氮化物，并且還包括覆蓋所述分離電荷俘獲區(qū)的阻擋介 電層。
3. 根據(jù)權利要求2所述的存儲設備，其中，所述頂部電荷俘獲層包括分布在分離電荷 俘獲區(qū)中的大多數(shù)電荷陷阱。
4. 根據(jù)權利要求2所述的存儲設備，其中，所述阻擋層包括高K介質。
5. 根據(jù)權利要求2所述的存儲設備，其中，所述溝道由硅制造，所述硅具有相對于所述 溝道的長軸的〈1〇〇>表面結晶取向。
6. 根據(jù)權利要求2所述的存儲設備，其中，所述溝道包括多晶硅。
7. 根據(jù)權利要求2所述的存儲設備，其中，所述溝道包括再結晶的多晶硅。
8. 根據(jù)權利要求2所述的存儲設備，其中，所述溝道包括硅納米線。
9. 根據(jù)權利要求2所述的存儲設備，其中，所述隧道氧化物包括氮化的氧化物。
10. 根據(jù)權利要求1所述的存儲設備，其中，所述頂部電荷俘獲層包括高K介質。
11. 根據(jù)權利要求1所述的存儲設備，其中，所述溝道凸出到所述襯底上的表面之上， 并且還包括與所述溝道的至少一部分相交并覆蓋所述溝道的至少一部分的鰭片，所述鰭片 包括所述隧道氧化物和覆蓋所述隧道氧化物的所述分離電荷俘獲區(qū)。
12. 根據(jù)權利要求11所述的存儲設備，其中，所述頂部電荷俘獲層包括富硅、貧氧氮化 物，所述底部電荷俘獲層包括富氧氮化物層，并且還包括覆蓋所述分離電荷俘獲區(qū)的阻擋 氧化物層。
13. 根據(jù)權利要求12所述的存儲設備，還包括覆蓋所述阻擋氧化物層的金屬柵極層。
14. 一種存儲設備，包括： 垂直溝道，所述垂直溝道由半導體材料的薄的凸出形成，所述半導體材料的薄的凸出 從在襯底的表面上形成的第一擴散區(qū)延伸到在所述襯底的表面上方形成的第二擴散區(qū)，所 述垂直溝道將所述第一擴散區(qū)電連接到所述第二擴散區(qū)； 隧道氧化物，所述隧道氧化物鄰接所述垂直溝道； 分離電荷俘獲區(qū)，所述分離電荷俘獲區(qū)鄰接所述隧道氧化物，所述分離電荷俘獲區(qū)包 括第一電荷俘獲層和第二電荷俘獲層，所述第一電荷俘獲層包括更靠近所述隧道氧化物的 富氧氮化物，所述第二電荷俘獲層包括覆蓋所述第一電荷俘獲層的富硅、貧氧氮化物， 其中，所述第二電荷俘獲層包括分布在分離電荷俘獲區(qū)中的大多數(shù)電荷陷阱。
15. 根據(jù)權利要求14所述的非平面存儲設備，其中，所述第一電荷俘獲層通過包含氧 化物的薄的反隧穿層從所述第二電荷俘獲層分開。
16. 根據(jù)權利要求15所述的非平面存儲設備，其中，所述垂直溝道包括硅。
17. 根據(jù)權利要求15所述的非平面存儲設備，還包括鄰接所述分離電荷俘獲區(qū)的高K 介質阻擋層。
18. 根據(jù)權利要求14所述的非平面存儲設備，還包括鄰接所述分離電荷俘獲區(qū)的高K 介質阻擋層。
19. 一種制造半導體設備的方法，所述方法包括： 由覆蓋在襯底上的表面的半導體材料的薄膜形成溝道，所述溝道連接存儲設備的源極 和漏極； 形成覆蓋所述溝道的隧道氧化物； 在所述隧道氧化物上方形成分離電荷俘獲區(qū)，所述分離電荷俘獲區(qū)包括底部電荷俘獲 層、薄的反隧穿層、以及頂部電荷俘獲層，所述底部電荷俘獲層包括覆蓋所述隧道氧化物的 富氧氮化物，所述薄的反隧穿層包括覆蓋所述隧道氧化物底部電荷俘獲層的氧化物，所述 頂部電荷俘獲層包括覆蓋所述薄的反隧穿層的富硅、貧氧氮化物， 其中，所述頂部電荷俘獲層包括分布在分離電荷俘獲區(qū)中的大多數(shù)電荷陷阱。
20. 根據(jù)權利要求19所述的方法，其中，形成所述溝道包括，由覆蓋在所述襯底上的表 面的半導體材料的所述薄膜形成溝道，所述溝道連接在所述襯底上的表面之上凸起的源極 和漏極。
【文檔編號】H01L29/792GK104254921SQ201380016882
【公開日】2014年12月31日 申請日期:2013年3月8日 優(yōu)先權日:2012年3月27日
【發(fā)明者】斐德列克·杰能, 克里希納斯瓦米·庫馬爾 申請人:賽普拉斯半導體公司