一種esd保護(hù)器件及其制作方法
【專(zhuān)利摘要】本發(fā)明提供一種ESD保護(hù)器件及其制作方法，所述制作方法包括步驟：1）于硅襯底表面形成Si1-xGex層，于所述Si1-xGex層表面制作柵極結(jié)構(gòu)，其中，0<x<1；2）通過(guò)離子注入工藝及退火工藝于所述Si1-xGex層中形成輕摻雜漏；3）去除所述柵極結(jié)構(gòu)兩側(cè)下方的Si1-xGex層，露出所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯底；4）采用濕法腐蝕分別于所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯底中形成凹槽；5）于所述凹槽中形成輕摻雜半導(dǎo)體層；6）于所述輕摻雜半導(dǎo)體層表面形成重?fù)诫s半導(dǎo)體層，并進(jìn)行退火使所述重?fù)诫s半導(dǎo)體層內(nèi)的摻雜離子向所述輕摻雜半導(dǎo)體層及Si1-xGex層推進(jìn)，形成源區(qū)及漏區(qū)。本發(fā)明在保證器件穩(wěn)定性能的同時(shí)可有效降低ESD保護(hù)器件的觸發(fā)電壓。本發(fā)明與CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。
【專(zhuān)利說(shuō)明】-種ESD保護(hù)器件及其制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體器件及其制作方法，特別是涉及一種ESD保護(hù)器件及其制 作方法。
【背景技術(shù)】
[0002] 靜電是一種客觀(guān)的自然現(xiàn)象，產(chǎn)生的方式多種，如接觸、摩擦、電器間感應(yīng)等。靜電 的特點(diǎn)是長(zhǎng)時(shí)間積聚、高電壓、低電量、小電流和作用時(shí)間短的特點(diǎn)。靜電在多個(gè)領(lǐng)域造成 嚴(yán)重危害。摩擦起電和人體靜電是電子工業(yè)中的兩大危害，常常造成電子電器產(chǎn)品運(yùn)行不 穩(wěn)定，甚至損壞。ESD是20世紀(jì)中期以來(lái)形成的以研究靜電的產(chǎn)生、危害及靜電防護(hù)等的學(xué) 科，國(guó)際上習(xí)慣將用于靜電防護(hù)的器材統(tǒng)稱(chēng)為ESD。
[0003] 隨著集成電路工藝的不斷發(fā)展，晶體管尺寸已經(jīng)縮減到亞微米甚至深亞微米階 段。器件物理尺寸的減小，大大提高了電路的集成度，但是高集成度器件的可靠性問(wèn)題也隨 之而來(lái)。ESD(electro-staticdischarge,靜電釋放）就是引起電子設(shè)備與元器件失效的 最主要原因之一。這主要是因?yàn)?，隨著元器件尺寸的縮小，例如場(chǎng)效應(yīng)元件的柵極氧化層厚 度逐漸變薄，這種變化雖然可以大幅度的提高電路的工作效率，但是卻可能使電路變得更 加脆弱，從而在受到靜電沖擊時(shí)，電路很容易失效。
[0004] 為了解決由于ESD而造成的電子設(shè)備和元器件的可靠性問(wèn)題，業(yè)內(nèi)考慮在集成電 路中引入具有較高性能、較高耐受力的ESD保護(hù)器件(也可稱(chēng)之為靜電阻抗器XESD保護(hù)器 件一般配置在電路的信號(hào)線(xiàn)路與接地端之間，電路正常工作狀態(tài)下，ESD保護(hù)器件兩端被中 間的介質(zhì)層隔開(kāi)，呈現(xiàn)出高阻狀態(tài)，信號(hào)不會(huì)通過(guò)ESD保護(hù)器件而流入接地端。當(dāng)電路受到 ESD影響時(shí)，例如人皮膚上的靜電施加在電路上時(shí)，電路中可能出現(xiàn)一個(gè)很大的電壓值，大 電壓的產(chǎn)生使得ESD保護(hù)器件兩端出現(xiàn)大的電勢(shì)差，此時(shí)ESD保護(hù)器件被擊穿，由高阻狀態(tài) 轉(zhuǎn)變?yōu)閷?dǎo)通狀態(tài)，這樣就將靜電導(dǎo)入到接地端，進(jìn)而避免了工作電路因?yàn)殡妷哼^(guò)大造成的 損壞。靜電導(dǎo)出后ESD保護(hù)器件兩端的電勢(shì)差隨之消失，ESD保護(hù)器件又回到高阻狀態(tài)。
[0005] 當(dāng)前，高速信號(hào)傳輸?shù)膽?yīng)用越來(lái)越多，對(duì)ESD保護(hù)器件自身性能的需求也逐漸提 高，人們對(duì)ESD保護(hù)器件的穩(wěn)定性和觸發(fā)電壓等有了更高的要求。然而，由于材料、工藝等 限制，現(xiàn)有的ESD保護(hù)器件結(jié)構(gòu)的保護(hù)觸發(fā)電壓難以在保證器件穩(wěn)定性的基礎(chǔ)上進(jìn)一步地 降低，這對(duì)電子設(shè)備、IC電路等的發(fā)展極為不利。
[0006] 因此，提供一種穩(wěn)定且具有較低保護(hù)觸發(fā)電壓的ESD保護(hù)器件實(shí)屬必要。
【發(fā)明內(nèi)容】
[0007] 鑒于以上所述現(xiàn)有技術(shù)的缺點(diǎn)，本發(fā)明的目的在于提供一種ESD保護(hù)器件及其制 作方法，用于解決現(xiàn)有技術(shù)中ESD保護(hù)器件保護(hù)觸發(fā)電壓難以進(jìn)一步降低的問(wèn)題。
[0008] 為實(shí)現(xiàn)上述目的及其他相關(guān)目的，本發(fā)明提供一種ESD保護(hù)器件的制作方法，至 少包括以下步驟：
[0009] 1)提供一娃襯底，于所述娃襯底表面形成SipxGex層，于所述SipxGex層表面制作 柵極結(jié)構(gòu)，其中，〇〈χ〈1 ;
[0010] 2)通過(guò)離子注入工藝及退火工藝于所述SihGex層中形成輕摻雜漏；
[0011] 3)去除所述柵極結(jié)構(gòu)兩側(cè)下方的SihGex層，露出所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯 底；
[0012] 4)分別于所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯底中形成凹槽；
[0013] 5)于所述凹槽中形成輕摻雜半導(dǎo)體層；
[0014] 6)于所述輕摻雜半導(dǎo)體層表面形成重?fù)诫s半導(dǎo)體層，并進(jìn)行退火使所述重?fù)诫s半 導(dǎo)體層內(nèi)的摻雜離子向所述輕摻雜半導(dǎo)體層及SihGex層推進(jìn)，形成源區(qū)及漏區(qū)。
[0015] 作為本發(fā)明的ESD保護(hù)器件的制作方法的一種優(yōu)選方案，所述SihGex層中，X的 范圍為0. 3?0. 6。
[0016] 作為本發(fā)明的ESD保護(hù)器件的制作方法的一種優(yōu)選方案，所述SihGex層中摻雜有 濃度為 5el7/cm3 ?lel9/cm3 的B或BF2。
[0017] 作為本發(fā)明的ESD保護(hù)器件的制作方法的一種優(yōu)選方案，采用濕法腐蝕工藝分別 于所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯底中形成凹槽。
[0018] 作為本發(fā)明的ESD保護(hù)器件的制作方法的一種優(yōu)選方案，步驟4)采用HF、HBr或 CH3COOH溶液進(jìn)行濕法腐蝕。
[0019] 作為本發(fā)明的ESD保護(hù)器件的制作方法的一種優(yōu)選方案，步驟4)所述凹槽為倒三 角形凹槽或U型凹槽，所述凹槽的最大深度為30nm?100nm。
[0020] 作為本發(fā)明的ESD保護(hù)器件的制作方法的一種優(yōu)選方案，所述輕摻雜半導(dǎo)體層及 重?fù)诫s半導(dǎo)體層的材料為Si、SiC或SiGe。
[0021] 本發(fā)明還提供一種ESD保護(hù)器件，至少包括：
[0022] 硅襯底，所述硅襯底中具有間隔的兩個(gè)凹槽；
[0023] 311_!^6!￡層，結(jié)合于所述兩個(gè)凹槽之間的硅襯底表面的，且所述SihGex層中形成有 輕摻雜漏，其中，〇〈x〈l;
[0024] 柵極結(jié)構(gòu)，結(jié)合于所述Si^xGex層表面；
[0025] 源區(qū)和漏區(qū)，由填充于兩個(gè)凹槽底部的輕摻雜半導(dǎo)體層、及結(jié)合于所述輕摻雜半 導(dǎo)體層表面且與所述輕摻雜漏相連的重?fù)诫s半導(dǎo)體區(qū)域形成。
[0026] 作為本發(fā)明的ESD保護(hù)器件的一種優(yōu)選方案，所述重?fù)诫s半導(dǎo)體區(qū)域呈橫向延伸 至所述SipxGex層內(nèi)一預(yù)設(shè)深度。
[0027] 作為本發(fā)明的ESD保護(hù)器件的一種優(yōu)選方案，所述凹槽為倒三角形凹槽或U型凹 槽，所述凹槽的最大深度為30nm?100nm。
[0028] 作為本發(fā)明的ESD保護(hù)器件的一種優(yōu)選方案，所述SihGex層中摻雜有濃度為 5el7/cm3 ?lel9/cm3 的B或BF2。
[0029] 如上所述，本發(fā)明提供一種ESD保護(hù)器件及其制作方法，所述制作方法包括步驟： 1)于硅襯底表面形成SihGex層，于所述SihGex層表面制作柵極結(jié)構(gòu)，其中，0〈χ〈1 ;2)通 過(guò)離子注入工藝及退火工藝于所述SihGex層中形成輕摻雜漏；3)去除所述柵極結(jié)構(gòu)兩側(cè) 下方的SihGex層，露出所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯底；4)采用濕法腐蝕分別于所述柵極 結(jié)構(gòu)兩側(cè)下方的硅襯底中形成凹槽；5)于所述凹槽中形成輕摻雜半導(dǎo)體層；6)于所述輕摻 雜半導(dǎo)體層表面形成重?fù)诫s半導(dǎo)體層，并進(jìn)行退火使所述重?fù)诫s半導(dǎo)體層內(nèi)的摻雜離子向 所述輕摻雜半導(dǎo)體層及SihGex層推進(jìn)，形成源區(qū)及漏區(qū)。本發(fā)明在保證器件穩(wěn)定性能的同 時(shí)可有效降低ESD保護(hù)器件的觸發(fā)電壓，更有效對(duì)電路設(shè)備進(jìn)行保護(hù)。本發(fā)明與現(xiàn)有CMOS 工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。
【專(zhuān)利附圖】
【附圖說(shuō)明】
[0030] 圖1顯示為本發(fā)明的ESD保護(hù)器件的制作方法的步驟流程示意圖。
[0031] 圖2?圖4顯示為本發(fā)明的ESD保護(hù)器件的制作方法步驟1)所呈現(xiàn)的結(jié)構(gòu)示意 圖。
[0032] 圖5顯示為本發(fā)明的ESD保護(hù)器件的制作方法的步驟2)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0033] 圖6顯示為本發(fā)明的ESD保護(hù)器件的制作方法的步驟3)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0034] 圖7顯示為本發(fā)明的ESD保護(hù)器件的制作方法的步驟4)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0035] 圖8顯示為本發(fā)明的ESD保護(hù)器件的制作方法的步驟5)所呈現(xiàn)的結(jié)構(gòu)示意圖。
[0036] 圖9?圖10顯示為本發(fā)明的ESD保護(hù)器件的制作方法的步驟6)所呈現(xiàn)的結(jié)構(gòu)示 意圖。
[0037] 元件標(biāo)號(hào)說(shuō)明
[0038] 101 硅襯底 102 SikGex 層 103 柵極結(jié)構(gòu) 104 輕摻雜漏
[0039] 105 凹槽 106 輕摻雜半導(dǎo)體層 107 重?fù)诫s半導(dǎo)體層 108 重?fù)诫s半導(dǎo)體區(qū)域 S11-S17 步驟
【具體實(shí)施方式】
[0040] 以下通過(guò)特定的具體實(shí)例說(shuō)明本發(fā)明的實(shí)施方式，本領(lǐng)域技術(shù)人員可由本說(shuō)明書(shū) 所揭露的內(nèi)容輕易地了解本發(fā)明的其他優(yōu)點(diǎn)與功效。本發(fā)明還可以通過(guò)另外不同的具體實(shí) 施方式加以實(shí)施或應(yīng)用，本說(shuō)明書(shū)中的各項(xiàng)細(xì)節(jié)也可以基于不同觀(guān)點(diǎn)與應(yīng)用，在沒(méi)有背離 本發(fā)明的精神下進(jìn)行各種修飾或改變。
[0041] 請(qǐng)參閱圖1?圖10。需要說(shuō)明的是，本實(shí)施例中所提供的圖示僅以示意方式說(shuō)明 本發(fā)明的基本構(gòu)想，遂圖式中僅顯示與本發(fā)明中有關(guān)的組件而非按照實(shí)際實(shí)施時(shí)的組件數(shù) 目、形狀及尺寸繪制，其實(shí)際實(shí)施時(shí)各組件的型態(tài)、數(shù)量及比例可為一種隨意的改變，且其 組件布局型態(tài)也可能更為復(fù)雜。
[0042] 如圖1?圖10所示，本實(shí)施例提供一種ESD保護(hù)器件的制作方法，至少包括以下 步驟：
[0043] 如圖1?圖4所示，首先進(jìn)行步驟I)S11，提供一硅襯底101，于所述硅襯底101表 面形成SipxGex層102,于所述SipxGex層102表面制作柵極結(jié)構(gòu)103,其中，0〈χ〈1。
[0044] 作為示例，所述SipxGex層102中，X的范圍為0.3?0.6,由于于所述硅襯底101 存在晶格大小差異，所述SihGex層102中會(huì)引入應(yīng)力，該應(yīng)力可以提高SihGex層102作 為溝道的性能。
[0045] 作為示例，所述SihGex層102為Ge含量逐漸增大的梯度SihGex層102,可以減 少由于晶格失配而導(dǎo)致大量缺陷的引入，保證SihGex層102的質(zhì)量。
[0046] 作為示例，所述SihGex層102的厚度為20nm?50nm。
[0047] 作為示例，所述SipxGex層102中摻雜有濃度為5el7/cm3?lel9/cm3的B或BF2。
[0048] 需要說(shuō)明的是，本發(fā)明采用的襯底為硅襯底101，但是，在其它的實(shí)施過(guò)程中，也可 以采用其它預(yù)期的半導(dǎo)體襯底，如SiGe襯底、SiC襯底等。
[0049] 作為示例，制作所述柵極結(jié)構(gòu)103包括以下步驟：
[0050] 2-1)于SipxGex層102表面形成柵氧層；
[0051] 2-2)于所述柵氧層表面形成多晶硅層；
[0052] 2-3)依據(jù)柵極結(jié)構(gòu)103的形狀刻蝕去除部分的多晶硅層及柵氧層；
[0053] 2-4)于所述柵氧層及多晶硅層兩側(cè)形成側(cè)墻結(jié)構(gòu)。
[0054] 作為示例，也可以采用其它的導(dǎo)電材料替代所述多晶硅層，所述側(cè)墻結(jié)構(gòu)可以為 二氧化硅、氮化硅或二氧化硅及氮化硅組成的疊層等。
[0055] 如圖1及圖5所示，接著進(jìn)行步驟2)S12,通過(guò)離子注入工藝及退火工藝于所述 SihGex層102中形成輕摻雜漏104。
[0056] 作為示例，通過(guò)對(duì)所述SihGex層102注入P或As，然后進(jìn)行退火工藝使注入離子 擴(kuò)散形成所述輕摻雜漏104。
[0057] 如圖1及圖6所示，然后進(jìn)行步驟3)S13,去除所述柵極結(jié)構(gòu)103兩側(cè)下方的 SihGex層102,露出所述柵極結(jié)構(gòu)103兩側(cè)下方的硅襯底101。
[0058] 作為示例，采用如ICP刻蝕等干法刻蝕方法去除所述柵極結(jié)構(gòu)103兩側(cè)下方的 SihGex層102,露出所述柵極結(jié)構(gòu)103兩側(cè)下方的硅襯底101。
[0059] 如圖1及圖7所示，接著進(jìn)行步驟4)S14,分別于所述柵極結(jié)構(gòu)103兩側(cè)下方的硅 襯底101中形成凹槽105。
[0060] 作為示例，采用濕法腐蝕工藝分別于所述柵極結(jié)構(gòu)103兩側(cè)下方的硅襯底101中 形成凹槽105。具體地，采用HF、HBr或CH3COOH溶液進(jìn)行濕法腐蝕，在本實(shí)施例中，采用HF 溶液進(jìn)行濕法腐蝕。
[0061] 作為示例，所述凹槽105為倒三角形凹槽105或U型凹槽105,所述凹槽105的最 大深度為30nm?100nm。
[0062] 當(dāng)然，所述凹槽105的形狀一般受硅襯底101的晶向限制，因此，可以通過(guò)改變硅 襯底101的晶向改變所述凹槽105的形狀。
[0063] 如圖1及圖8所示，然后進(jìn)行步驟5)S15,于所述凹槽105中形成輕摻雜半導(dǎo)體層 106。
[0064] 作為示例，所述輕摻雜半導(dǎo)體層106的材料為Si、SiC或SiGe。
[0065] 作為示例，可以通過(guò)在氣相外延時(shí)同時(shí)通入如P或As等離子形成所述輕摻雜半導(dǎo) 體層106,也可以是先進(jìn)行氣相外延后再通過(guò)離子注入工藝和退火工藝形成所述輕摻雜半 導(dǎo)體層106。該輕摻雜半導(dǎo)體層106可以有效降低最終的ESD保護(hù)器件的觸發(fā)電壓。
[0066] 在本實(shí)施例中，采用氣相外延后再通過(guò)離子注入工藝和退火工藝形成所述輕摻雜 半導(dǎo)體層106,退火溫度為800?950°C，退火的時(shí)間為0. 5min?IOmin,退火完成后，所述 輕摻雜半導(dǎo)體層106的離子摻雜濃度為5el7/cm3?5el8/cm3。
[0067] 如圖1及圖9?圖10所示，最后進(jìn)行步驟6)S16,于所述輕摻雜半導(dǎo)體層106表 面形成重?fù)诫s半導(dǎo)體層107,并進(jìn)行退火使所述重?fù)诫s半導(dǎo)體層107內(nèi)的摻雜離子向所述 輕摻雜半導(dǎo)體層106及SihGex層102推進(jìn)，形成重?fù)诫s半導(dǎo)體區(qū)域108,完成源區(qū)及漏區(qū) 的制作。
[0068] 作為示例，所述重?fù)诫s半導(dǎo)體層107的材料為Si、SiC或SiGe。
[0069] 作為示例，先通過(guò)氣相外延法于所述輕摻雜半導(dǎo)體層106表面形成一層半導(dǎo)體 層，然后通過(guò)離子注入工藝注入劑量較高的P或As離子形成重?fù)诫s半導(dǎo)體層107,最后通過(guò) 退火工藝使P或As離子向所述輕摻雜半導(dǎo)體層106及SihGex層102推進(jìn)，形成重?fù)诫s半 導(dǎo)體區(qū)域108,最終完成ESD保護(hù)器件的源區(qū)及漏區(qū)的制作。
[0070] 在本實(shí)施例中，先采用外延工藝于所述輕摻雜半導(dǎo)體層106表面形成一層半導(dǎo)體 層，然后采用離子注入工藝注入P離子形成重?fù)诫s半導(dǎo)體層107,最后進(jìn)行退火工藝使所述 P離子向所述輕摻雜半導(dǎo)體層106及SihGex層102推進(jìn)形成重?fù)诫s半導(dǎo)體區(qū)域108,此處 采用的退火溫度為950°C?1100°C,退火時(shí)間為IOs?30s,退火完成后,所述重?fù)诫s半導(dǎo)體 區(qū)域108的離子摻雜濃度為le20/cm3?5e20/cm3。
[0071] 如圖10所示，本實(shí)施例還提供一種ESD保護(hù)器件，至少包括：
[0072] 硅襯底101，所述硅襯底101中具有間隔的兩個(gè)凹槽105;
[0073]SihGexM102,結(jié)合于所述兩個(gè)凹槽105之間的硅襯底101表面的，且所述SihGex 層102中形成有輕摻雜漏104,其中，0〈χ〈1 ;
[0074] 柵極結(jié)構(gòu)103,結(jié)合于所述SipxGex層102表面；
[0075] 源區(qū)和漏區(qū)，由填充于兩個(gè)凹槽105底部的輕摻雜半導(dǎo)體層106、及結(jié)合于所述輕 摻雜半導(dǎo)體層106表面且與所述輕摻雜漏104相連的重?fù)诫s半導(dǎo)體區(qū)域108形成。
[0076] 作為示例，所述重?fù)诫s半導(dǎo)體區(qū)域呈橫向延伸至所述511_ !^〇!￡層內(nèi)一預(yù)設(shè)深度。所 述預(yù)設(shè)深度可以通過(guò)控制離子摻雜濃度、退火溫度及退火時(shí)間等參數(shù)進(jìn)行控制。
[0077] 作為示例，所述SipxGex層102中摻雜有濃度為5el7/cm3?lel9/cm3的B或BF2。
[0078] 作為示例，所述SihGex層102中，X的范圍為0.3?0.6,由于于所述硅襯底101 存在晶格大小差異，所述SihGex層102中會(huì)引入應(yīng)力，該應(yīng)力可以提高SihGex層102作 為溝道的性能。
[0079] 作為示例，所述SihGex層102為Ge含量逐漸增大的梯度SihGex層102,可以減 少由于晶格失配而導(dǎo)致大量缺陷的引入，保證SihGex層102的質(zhì)量。
[0080] 作為示例，所述SihGex層102的厚度為20nm?50nm。
[0081] 作為示例，所述輕摻雜半導(dǎo)體層106的材料為Si、SiC或SiGe。
[0082] 作為示例，所述凹槽105為倒三角形凹槽105或U型凹槽105,所述凹槽105的最 大深度為30nm?lOOnm。
[0083] 作為示例，所述輕摻雜半導(dǎo)體層106的離子摻雜濃度為5el7?5el8/cm3,所述重 摻雜半導(dǎo)體區(qū)域108的離子摻雜濃度為le20/cm3?5e20/cm3。
[0084] 綜上所述，本發(fā)明提供一種ESD保護(hù)器件及其制作方法，所述制作方法包括步驟： 1)于硅襯底表面形成SihGex層，于所述SihGex層表面制作柵極結(jié)構(gòu)，其中，0〈χ〈1 ;2)通 過(guò)離子注入工藝及退火工藝于所述SihGex層中形成輕摻雜漏；3)去除所述柵極結(jié)構(gòu)兩側(cè) 下方的SihGex層，露出所述柵極結(jié)構(gòu)兩側(cè)下方的硅襯底；4)采用濕法腐蝕分別于所述柵極 結(jié)構(gòu)兩側(cè)下方的硅襯底中形成凹槽；5)于所述凹槽中形成輕摻雜半導(dǎo)體層；6)于所述輕摻 雜半導(dǎo)體層表面形成重?fù)诫s半導(dǎo)體層，并進(jìn)行退火使所述重?fù)诫s半導(dǎo)體層內(nèi)的摻雜離子向 所述輕摻雜半導(dǎo)體層及SihGex層推進(jìn)，形成源區(qū)及漏區(qū)。本發(fā)明在保證器件穩(wěn)定性能的同 時(shí)可有效降低ESD保護(hù)器件的觸發(fā)電壓，更有效對(duì)電路設(shè)備進(jìn)行保護(hù)。本發(fā)明與現(xiàn)有CMOS 工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。本發(fā)明在保證器件穩(wěn)定性能的同時(shí)可有效降低ESD保護(hù)器件 的觸發(fā)電壓，更有效對(duì)電路設(shè)備進(jìn)行保護(hù)。本發(fā)明與現(xiàn)有CMOS工藝兼容，容易實(shí)現(xiàn)產(chǎn)業(yè)化。 所以，本發(fā)明有效克服了現(xiàn)有技術(shù)中的種種缺點(diǎn)而具高度產(chǎn)業(yè)利用價(jià)值。
[0085] 上述實(shí)施例僅例示性說(shuō)明本發(fā)明的原理及其功效，而非用于限制本發(fā)明。任何熟 悉此技術(shù)的人士皆可在不違背本發(fā)明的精神及范疇下，對(duì)上述實(shí)施例進(jìn)行修飾或改變。因 此，舉凡所屬【技術(shù)領(lǐng)域】中具有通常知識(shí)者在未脫離本發(fā)明所揭示的精神與技術(shù)思想下所完 成的一切等效修飾或改變，仍應(yīng)由本發(fā)明的權(quán)利要求所涵蓋。
【權(quán)利要求】
1. 一種ESD保護(hù)器件的制作方法，其特征在于，至少包括W下步驟： 1) 提供一娃襯底，于所述娃襯底表面形成Sii_,Ge,層，于所述Sii_,Ge,層表面制作柵極 結(jié)構(gòu)，其中，〇<x<l ; 2) 通過(guò)離子注入工藝及退火工藝于所述Sii_yGe,層中形成輕慘雜漏； 3) 去除所述柵極結(jié)構(gòu)兩側(cè)下方的Sii_yGe,層，露出所述柵極結(jié)構(gòu)兩側(cè)下方的娃襯底； 4) 分別于所述柵極結(jié)構(gòu)兩側(cè)下方的娃襯底中形成凹槽； 5) 于所述凹槽中形成輕慘雜半導(dǎo)體層； 6) 于所述輕慘雜半導(dǎo)體層表面形成重慘雜半導(dǎo)體層，并進(jìn)行退火使所述重慘雜半導(dǎo)體 層內(nèi)的慘雜離子向所述輕慘雜半導(dǎo)體層及Sii_yGe,層推進(jìn)，形成源區(qū)及漏區(qū)。
2. 根據(jù)權(quán)利要求1所述的ESD保護(hù)器件的制作方法，其特征在于：所述Sii_,Ge,層中， X的范圍為0. 3?0. 6。
3. 根據(jù)權(quán)利要求1所述的ESD保護(hù)器件的制作方法，其特征在于：所述Sii_,Ge,層中慘 雜有濃度為5el7/cm3?lel9/cm3的B或BF2。
4. 根據(jù)權(quán)利要求1所述的ESD保護(hù)器件的制作方法，其特征在于：步驟4)中，采用濕 法腐蝕工藝分別于所述柵極結(jié)構(gòu)兩側(cè)下方的娃襯底中形成凹槽。
5. 根據(jù)權(quán)利要求4所述的ESD保護(hù)器件的制作方法，其特征在于：步驟4)采用HF、皿r 或CH3COOH溶液進(jìn)行濕法腐蝕。
6. 根據(jù)權(quán)利要求1所述的ESD保護(hù)器件的制作方法，其特征在于：步驟4)所述凹槽為 倒H角形凹槽或U型凹槽，所述凹槽的最大深度為30nm?lOOnm。
7. 根據(jù)權(quán)利要求1所述的ESD保護(hù)器件的制作方法，其特征在于：所述輕慘雜半導(dǎo)體 層及重慘雜半導(dǎo)體層的材料為Si、SiC或SiGe。
8. -種ESD保護(hù)器件，其特征在于，至少包括： 娃襯底，所述娃襯底中具有間隔的兩個(gè)凹槽； Sii_,Ge,層，結(jié)合于所述兩個(gè)凹槽之間的娃襯底表面的，且所述Sii_,Ge,層中形成有輕慘 雜漏，其中，〇<x<l ; 柵極結(jié)構(gòu)，結(jié)合于所述Sii_,Ge,層表面； 源區(qū)和漏區(qū)，由填充于兩個(gè)凹槽底部的輕慘雜半導(dǎo)體層、及結(jié)合于所述輕慘雜半導(dǎo)體 層表面且與所述輕慘雜漏相連的重慘雜半導(dǎo)體區(qū)域形成。
9. 根據(jù)權(quán)利要求8所述的ESD保護(hù)器件，其特征在于：所述重慘雜半導(dǎo)體區(qū)域呈橫向 延伸至所述Sii_,Ge,層內(nèi)一預(yù)設(shè)深度。
10. 根據(jù)權(quán)利要求8所述的ESD保護(hù)器件，其特征在于；所述凹槽為倒H角形凹槽或U 型凹槽，所述凹槽的最大深度為30nm?lOOnm。
11. 根據(jù)權(quán)利要求8所述的ESD保護(hù)器件，其特征在于：所述Sii_,Ge,層中慘雜有濃度 為 5el7/cm3 ?Iel9/cm3 的 B 或 BFg。
【文檔編號(hào)】H01L21/336GK104347419SQ201310340606
【公開(kāi)日】2015年2月11日 申請(qǐng)日期:2013年8月6日 優(yōu)先權(quán)日:2013年8月6日
【發(fā)明者】趙猛 申請(qǐng)人:中芯國(guó)際集成電路制造(上海)有限公司