一種橫向擴散半導體器件的制作方法
【專利摘要】本發(fā)明涉及一種橫向擴散半導體器件，包括：半導體襯底；第一阱區(qū)，其具有第一導電類型，設置于所述半導體襯底之中；漏極區(qū)域，設置于所述第一阱區(qū)中；第二阱區(qū)，其具有第二導電類型，設置于所述第一阱區(qū)外側(cè)的所述半導體襯底之中；源極區(qū)域，設置于所述漏極區(qū)域外側(cè)，位于所述第二阱區(qū)中；柵極結(jié)構(gòu)，位于所述漏極區(qū)域和所述源極區(qū)域之間的襯底上；其中，所述第一阱區(qū)和所述第二阱區(qū)之間設有空隙，為不連續(xù)的結(jié)構(gòu)。本發(fā)明所述的半導體器件，通過在所述第一阱區(qū)和所述第二阱區(qū)之間設置空隙，使其成為不連續(xù)的阱區(qū)，以此來提高器件的源漏擊穿電壓，使器件的性能進一步提高，而且所述器件中并沒有額外增加掩膜層，不會造成成本的提高。
【專利說明】一種橫向擴散半導體器件
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及半導體領(lǐng)域，具體地，本發(fā)明涉及一種橫向擴散半導體器件。
【背景技術(shù)】
[0002]橫向擴散金屬氧化物半導體晶體管(Lateral Diffusion MetalOxideSemiconductor, LDMOS)在集成電路涉及以及制造中有著重要的地位,例如橫向擴散金屬氧化物半導體晶體管(HV LDMOS)便被廣泛使用在薄膜晶體管液晶顯示屏的驅(qū)動芯片中。一般而言，LDMOS晶體管在使用上需要具有較高的源漏擊穿電壓(Breakdown Voltagebetween Drain and Source, BVDS)與低的開啟電阻，以提高元件的效能。
[0003]現(xiàn)有技術(shù)中的LDMOS如圖1所示，所述器件包括襯底(圖中未示出)，在襯底上形成至少兩個P阱10和位于所述兩個P阱10之間的N阱11，在所述P阱和N阱11的上方形成兩個柵極結(jié)構(gòu)12，并在柵極結(jié)構(gòu)上形成間隙壁，在所述P阱中分別形成N+區(qū)域作為源極S，在所述N阱中形成N+區(qū)域作為漏極D，并在所述漏極上形成接觸孔，進而形成接觸塞，用于電連接。
[0004]所述結(jié)構(gòu)的LDMOS滿足耐高壓、實現(xiàn)功率控制等方面的要求，與常規(guī)晶體管相比，在關(guān)鍵的器件特性方面，如增益、線性度、開關(guān)性能、散熱性能以及減少級數(shù)等方面優(yōu)勢很明顯，而且LDMOS由于更容易與CMOS工藝兼容而被廣泛采用。但是所述結(jié)構(gòu)的LDMOS仍然存在源漏擊穿電壓(Breakdown Voltage between Drain and Source, BVDS)仍然較低，達不到器件進一步發(fā)展的需要，當所述源漏擊穿電壓(Breakdown Voltage between DrainandSource, BVDS)超過12V時,所述源漏被擊穿,造成器件損壞。
[0005]因此，雖然LDMOS具有很多常規(guī)晶體管所不具備的特性，但是由于其擊穿電壓較低，在很大程度上限制了所述LDMOS的發(fā)展和應用，所以需要對現(xiàn)有LDMOS的結(jié)構(gòu)進行改進，以進一步提高LDMOS的源漏擊穿電壓，進一步提高LDMOS晶體管的性能。

【發(fā)明內(nèi)容】

[0006]在
【發(fā)明內(nèi)容】
部分中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本發(fā)明的
【發(fā)明內(nèi)容】
部分并不意味著要試圖限定出所要求保護的技術(shù)方案的關(guān)鍵特征和必要技術(shù)特征，更不意味著試圖確定所要求保護的技術(shù)方案的保護范圍。
[0007]本發(fā)明提供了一種橫向擴散半導體器件，包括:
[0008]半導體襯底；
[0009]第一阱區(qū)，其具有第一導電類型，設置于所述半導體襯底之中；
[0010]漏極區(qū)域，設置于所述第一阱區(qū)中；
[0011]第二阱區(qū)，其具有第二導電類型，設置于所述第一阱區(qū)外側(cè)的所述半導體襯底之中；
[0012]源極區(qū)域，設置于所述漏極區(qū)域外側(cè)，位于所述第二阱區(qū)中；
[0013]柵極結(jié)構(gòu)，位于所述漏極區(qū)域和所述源極區(qū)域之間的襯底上；[0014]其中，所述第一阱區(qū)和所述第二阱區(qū)之間設有空隙，為不連續(xù)的結(jié)構(gòu)。
[0015]作為優(yōu)選，所述空隙大小根據(jù)所述器件擊穿電壓的提高程度進行設置。
[0016]作為優(yōu)選，所述空隙小于所述器件中溝道的長度。
[0017]作為優(yōu)選，所述源極區(qū)域環(huán)繞設置于所述漏極區(qū)域外側(cè)。
[0018]作為優(yōu)選，所述源極區(qū)域?qū)ΨQ的設置于所述漏極區(qū)域外側(cè)。
[0019]作為優(yōu)選，所述柵極結(jié)構(gòu)對稱的設置于所述漏極區(qū)域兩側(cè)。
[0020]作為優(yōu)選，所述器件還包括位于所述漏極區(qū)域上的接觸塞，用于形成電連接。
[0021]作為優(yōu)選，所述器件還包括設置于所述襯底中所述源極區(qū)域外側(cè)的隔離結(jié)構(gòu)。
[0022]作為優(yōu)選，所述隔離結(jié)構(gòu)為淺溝槽隔離。
[0023]作為優(yōu)選，所述器件尺寸為65nm工藝時，所述空隙大小為60nm。
[0024]本發(fā)明所述的半導體器件，通過在所述第一阱區(qū)和所述第二阱區(qū)之間設置空隙，使其成為不連續(xù)的講區(qū)，以此來提高器件的源漏擊穿電壓(BreakdownVoltage betweenDrainand Source, BVDS),使器件的性能進一步提高,而且所述器件中并沒有額外增加掩膜層，因此和現(xiàn)有方法能夠更好的兼容，而且所述器件不會造成成本的提高。
【專利附圖】

【附圖說明】
[0025]本發(fā)明的下列附圖在此作為本發(fā)明的一部分用于理解本發(fā)明。附圖中示出了本發(fā)明的實施例及其描述，用來解釋本發(fā)明的裝置及原理。在附圖中，
[0026]圖1為現(xiàn)有技術(shù)中LDMOS晶體管的結(jié)構(gòu)示意圖；
[0027]圖2為本發(fā)明中LDMOS晶體管的結(jié)構(gòu)示意圖。
【具體實施方式】
[0028]在下文的描述中，給出了大量具體的細節(jié)以便提供對本發(fā)明更為徹底的理解。然而，對于本領(lǐng)域技術(shù)人員而言顯而易見的是，本發(fā)明可以無需一個或多個這些細節(jié)而得以實施。在其他的例子中，為了避免與本發(fā)明發(fā)生混淆，對于本領(lǐng)域公知的一些技術(shù)特征未進行描述。
[0029]為了徹底理解本發(fā)明，將在下列的描述中提出詳細的描述，以說明本發(fā)明所述含高度可控鰭片的半導體器件及其制備方法。顯然，本發(fā)明的施行并不限于半導體領(lǐng)域的技術(shù)人員所熟習的特殊細節(jié)。本發(fā)明的較佳實施例詳細描述如下，然而除了這些詳細描述外，本發(fā)明還可以具有其他實施方式。
[0030]應予以注意的是，這里所使用的術(shù)語僅是為了描述具體實施例，而非意圖限制根據(jù)本發(fā)明的示例性實施例。如在這里所使用的，除非上下文另外明確指出，否則單數(shù)形式也意圖包括復數(shù)形式。此外，還應當理解的是，當在本說明書中使用術(shù)語“包含”和/或“包括”時，其指明存在所述特征、整體、步驟、操作、元件和/或組件，但不排除存在或附加一個或多個其他特征、整體、步驟、操作、元件、組件和/或它們的組合。
[0031]現(xiàn)在，將參照附圖更詳細地描述根據(jù)本發(fā)明的示例性實施例。然而，這些示例性實施例可以多種不同的形式來實施，并且不應當被解釋為只限于這里所闡述的實施例。應當理解的是，提供這些實施例是為了使得本發(fā)明的公開徹底且完整，并且將這些示例性實施例的構(gòu)思充分傳達給本領(lǐng)域普通技術(shù)人員。在附圖中，為了清楚起見，夸大了層和區(qū)域的厚度，并且使用相同的附圖標記表示相同的元件，因而將省略對它們的描述。
[0032]圖2為本發(fā)明所述LDMOS下面結(jié)合圖2對本發(fā)明所述LDMOS晶體管做進一步的說明:
[0033]參照圖2，本發(fā)明所述半導體器件包括半導體襯底(圖中位示出)，所述半導體襯底可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI )、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)等，在該半導體襯底中還可以形成其他有源器件。在本發(fā)明中優(yōu)選絕緣體上硅(S0I)，所述絕緣體上硅(SOI)包括從下往上依次為支撐襯底、氧化物絕緣層以及半導體材料層，其中所述頂部的半導體材料層為單晶硅層、多晶硅層、SiC或SiGe。由于SOI被制成器件有源區(qū)下方具有氧化物絕緣層，該氧化物絕緣層埋置于半導體基底層，從而使器件具有更加優(yōu)異的性能，但并不局限于上述示例。
[0034]在本發(fā)明中所述襯底可以為P型或者N型，在一【具體實施方式】中所述襯底為P型襯底。
[0035]所述器件還包括設置于所述襯底中的第一阱區(qū)21，其具有第一導電型式，在本發(fā)明中的一【具體實施方式】中，所述第一阱區(qū)為N+摻雜，例如將N型摻質(zhì)(例如磷)注入到所述半導體基底中，并利用熱處理工藝驅(qū)入摻質(zhì)，從而形成所述N型阱區(qū)。
[0036]所述半導體器件還包括第二阱區(qū)，所述第二阱區(qū)20具有第二導電型式，所述第二阱區(qū)設置于所述半導體襯底中，在本發(fā)明的一【具體實施方式】中所述第二阱區(qū)為P型阱區(qū)，在所述襯底中摻雜有P型摻質(zhì)，例如硼，例如可以通過離子注入工藝將硼注入與所述第二阱區(qū)區(qū)域中，然后利用熱處理工藝驅(qū)入摻質(zhì)，以形成P型摻質(zhì)。
[0037]其中上述第一阱區(qū)和所述第二阱區(qū)可以通過多種方式形成，并不僅僅局限于上述示例。
[0038]在本發(fā)明中所述第二阱區(qū)20位于所述第一阱區(qū)21的兩側(cè)，其中圖2為所述器件的剖面圖，作為優(yōu)選，所述第二阱區(qū)對稱的分布于所述第一阱區(qū)兩側(cè)。
[0039]所述器件還包括漏極區(qū)域，所述漏極區(qū)域設置于所述第一阱區(qū)中，所述漏極區(qū)域為N型重度摻雜區(qū)域，形成所述重度摻雜的方法可以選用本領(lǐng)域常用的方法。
[0040]所述器件還進一步包含源極區(qū)域，所述源極區(qū)域環(huán)繞所述漏極區(qū)域設置，位于所述第二阱區(qū)中，所述源極區(qū)域?qū)ΨQ的分布于所述漏極區(qū)域的外側(cè)，并且為P型重度摻雜，所述源極區(qū)域的形成方法可以選用常規(guī)方法，在此不再贅述。
[0041]在本發(fā)明中所述第一阱區(qū)和所述第二阱區(qū)并不是連續(xù)的，而是所述第一阱區(qū)和所述第二阱區(qū)之間設置有空隙，所述空隙可以進一步提高所述器件的源漏擊穿電壓(Breakdown Voltage between Drain and Source,BVDS),所述空隙的大小可以根據(jù)器件源漏擊穿電壓(Breakdown Voltage between Drain andSource,BVDS)提高的要求進行設置，其最小值為將所述源漏擊穿電壓(Breakdown Voltage between Drain and Source, BVDS)提高的目標值，其最大值受限于器件的尺寸，特別是受限于所述器件中溝道長度，例如在本發(fā)明的一具體實施例中，所述器件為65nm，則所述空隙可以設置為60nm或者以下。因此，可以根據(jù)需要提高的擊穿電壓的數(shù)字來設置所述空隙，并不局限于某一值。
[0042]此外，本發(fā)明還進一步包括柵極結(jié)構(gòu)22，所述柵極結(jié)構(gòu)位于所述襯底上，位于所述漏極區(qū)域和所述源極區(qū)域之間，作為優(yōu)選，所述柵極結(jié)構(gòu)對稱設置于所述漏極區(qū)域的兩側(cè)，位于所述第一阱區(qū)和所述第二阱區(qū)上，所述柵極結(jié)構(gòu)還進步包含柵極間隙壁。
[0043]在制備所述器件的過程中，先形成柵極以及柵極間隙壁，然后在對所述第一阱區(qū)和第二阱區(qū)進行重度摻雜，形成所述源極區(qū)域和所述漏極區(qū)域，以降低短溝道效應。
[0044]所述器件進一步包含接觸塞，所述接觸塞位于所述漏極區(qū)域的上方，作為優(yōu)選，位于所述漏極區(qū)域的正上方，用于形成連接。
[0045]所述器件還進一步包含隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)設置于所述源極區(qū)域的外側(cè)，作為優(yōu)選，所述隔離結(jié)構(gòu)對稱的分布于所述源極區(qū)域的外側(cè)，其中所述隔離結(jié)構(gòu)可以為淺溝槽隔離(STI)或者局部氧化層，在本發(fā)明的一【具體實施方式】中優(yōu)選為淺溝槽隔離結(jié)構(gòu)，所述隔離結(jié)構(gòu)的制備方法可以選用常規(guī)方法。
[0046]本發(fā)明所述的半導體器件，通過在所述第一阱區(qū)和所述第二阱區(qū)之間設置空隙S，使其成為不連續(xù)的講區(qū)，以此來提高器件的源漏擊穿電壓(Breakdown Voltage betweenDrain and Source, BVDS),使器件的性能進一步提高,而且所述器件中并沒有額外增加掩膜層，因此和現(xiàn)有方法能夠更好的兼容，而且所述器件不會造成成本的提高。
[0047]本發(fā)明已經(jīng)通過上述實施例進行了說明，但應當理解的是，上述實施例只是用于舉例和說明的目的，而非意在將本發(fā)明限制于所描述的實施例范圍內(nèi)。此外本領(lǐng)域技術(shù)人員可以理解的是，本發(fā)明并不局限于上述實施例，根據(jù)本發(fā)明的教導還可以做出更多種的變型和修改，這些變型和修改均落在本發(fā)明所要求保護的范圍以內(nèi)。本發(fā)明的保護范圍由附屬的權(quán)利要求書及其等效范圍所界定。
【權(quán)利要求】
1.一種橫向擴散半導體器件,包括: 半導體襯底； 第一阱區(qū)，其具有第一導電類型，設置于所述半導體襯底之中； 漏極區(qū)域，設置于所述第一阱區(qū)中； 第二阱區(qū)，其具有第二導電類型，設置于所述第一阱區(qū)外側(cè)的所述半導體襯底之中； 源極區(qū)域，設置于所述漏極區(qū)域外側(cè)，位于所述第二阱區(qū)中； 柵極結(jié)構(gòu)，位于所述漏極區(qū)域和所述源極區(qū)域之間的襯底上； 其中，所述第一阱區(qū)和所述第二阱區(qū)之間設有空隙，為不連續(xù)的結(jié)構(gòu)。
2.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述空隙大小根據(jù)所述器件擊穿電壓的提高程度進行設置。
3.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述空隙小于所述器件中溝道的長度。
4.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述源極區(qū)域環(huán)繞設置于所述漏極區(qū)域外側(cè)。
5.根據(jù)權(quán)利要求1或4所述的器件，其特征在于，所述源極區(qū)域?qū)ΨQ的設置于所述漏極區(qū)域外側(cè)。
6.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述柵極結(jié)構(gòu)對稱的設置于所述漏極區(qū)域兩側(cè)。
7.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述器件還包括位于所述漏極區(qū)域上的接觸塞，用于形成電連接。
8.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述器件還包括設置于所述襯底中所述源極區(qū)域外側(cè)的隔離結(jié)構(gòu)。
9.根據(jù)權(quán)利要求8所述的器件，其特征在于，所述隔離結(jié)構(gòu)為淺溝槽隔離。
10.根據(jù)權(quán)利要求1所述的器件，其特征在于，所述器件尺寸為65nm工藝時，所述空隙大小為60nm。
【文檔編號】H01L29/06GK103855212SQ201210513695
【公開日】2014年6月11日 申請日期:2012年12月4日 優(yōu)先權(quán)日:2012年12月4日
【發(fā)明者】鄧永平 申請人:中芯國際集成電路制造(上海)有限公司